基于FPGA的高速并行Viterbi譯碼器的設計與實現
所屬分類：技術論文
上傳者：aet
文檔大小：243 K
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文檔介紹：針對319卷積編碼，提出一種Viterbi譯碼器的FPGA實現方案。該方案兼顧了資源消耗和譯碼效率，通過有效的時鐘和存儲介質復用，實現了高速并行的譯碼功能，并利用Verilog語言在Xilinx ISE 6．2中進行了建模仿真和綜合實現。
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