| 2010最新獲獎(jiǎng)文章-----基于FPGA的單精度浮點(diǎn)數(shù)乘法器設(shè)計(jì) | |
| 所屬分類：參考設(shè)計(jì) | |
| 上傳者：chenyy | |
| 文檔大小：1698 K | |
| 標(biāo)簽： FPGA | |
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| 文檔介紹：本文設(shè)計(jì)了一個(gè)基于FPGA的單精度浮點(diǎn)數(shù)乘法器。乘法器為五級(jí)流水線結(jié)構(gòu)。設(shè)計(jì)中采用了改進(jìn)的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結(jié)構(gòu)，減少了部分積的數(shù)目，縮短了部分積累加的耗時(shí)；提出了對(duì)尾數(shù)定點(diǎn)乘法運(yùn)算中Wallace樹產(chǎn)生的2個(gè)偽和采用部分相加的處理方式，有效地提高了的運(yùn)算速度；并且加入了對(duì)特殊值的處理模塊，完善了乘法器的功能。單精度浮點(diǎn)數(shù)乘法器在Altera DE2開發(fā)板上進(jìn)行了驗(yàn)證，其在Cyclone II EP2C35F672C6器件上的最高工作頻率達(dá)到212.13 MHz。 | |
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