| 基于高速串行BCD碼除法的數(shù)字頻率計的設(shè)計 | |
| 所屬分類:技術(shù)論文 | |
| 上傳者:aet | |
| 文檔大小:201 K | |
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| 文檔介紹:介紹了在FPGA芯片上實(shí)現(xiàn)數(shù)字頻率計的原理。對各種硬件除法進(jìn)行了比較,提出了高速串行BCD碼除法的硬件算法,并將其應(yīng)用在頻率計設(shè)計中。 | |
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