高速CMOS輸入DAC中的建立和保持時間測量
所屬分類：技術論文
上傳者：ADI
文檔大小：236 K
標簽： 數據轉換
所需積分：0分積分不夠怎么辦？
文檔介紹：為實現高速DAC的最佳性能，必須滿足一定的建立和保持時間要求。在200 MSPS至250 MSPS的時鐘速率下，FPGA/ASIC/DAC的全部時序預算并不是一件小事。客戶若要完成時序驗證，必須清楚列出并明確定義數據手冊中的時序規格。
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