| 基于FPGA的改進(jìn)DES算法的實(shí)現(xiàn) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aet | |
| 文檔大小：299 K | |
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| 文檔介紹：介紹了DES算法原理，詳細(xì)分析了子密鑰生成、S盒和輪函數(shù)的設(shè)計(jì)。將DES算法采用資源優(yōu)先方案，在輪函數(shù)內(nèi)部設(shè)置流水線架構(gòu)，提高了整體處理速度；簡(jiǎn)化子密鑰與原始密鑰的生成關(guān)系，實(shí)現(xiàn)子密鑰在迭代過程的動(dòng)態(tài)分發(fā)；利用雙重case語句實(shí)現(xiàn)S盒的變換功能，加快算法執(zhí)行速度。運(yùn)用硬件描述語言Verilog,采用自頂向下的設(shè)計(jì)思想,在FPGA平臺(tái)上實(shí)現(xiàn)了改進(jìn)DES算法的功能。 | |
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