| 組合壓縮在存儲(chǔ)測(cè)試系統(tǒng)中的應(yīng)用 | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aet | |
| 文檔大小：224 K | |
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| 文檔介紹：在某些特殊的測(cè)試環(huán)境中，存儲(chǔ)測(cè)試系統(tǒng)中既要求大容量數(shù)據(jù)存儲(chǔ)又要求微體積。為解決這一矛盾,在研究了游程壓縮和LZW兩種算法的基礎(chǔ)上，提出了以FPGA為核心實(shí)現(xiàn)兩種算法的無(wú)損組合壓縮,利用FPGA芯片內(nèi)的RAM來(lái)建立字典,用VHDL語(yǔ)言和狀態(tài)機(jī)實(shí)現(xiàn)該壓縮算法。仿真和綜合驗(yàn)證表明，通過(guò)FPGA實(shí)現(xiàn)該組合算法，壓縮效果顯著,壓縮性能與壓縮速度均滿足系統(tǒng)要求。 | |
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