| 一種13 bit 40 MS/s采樣保持電路設計 | |
| 所屬分類：技術論文 | |
| 上傳者：aet | |
| 文檔大小：1483 K | |
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| 文檔介紹：設計了一個用于13 bit 40 MS/s流水線ADC中的采樣保持電路。該電路采用電容翻轉結構，主運算放大器采用增益提高型折疊式共源共柵結構，以滿足高速和高精度的要求。為減小與輸入信號相關的非線性失真以獲得良好的線性度，采用柵壓自舉開關。采用電源電壓為3.3 V的TSMC 0.18 μm工藝對電路進行設計和仿真，仿真結果表明，在40 MHz的采樣頻率下,采用保持電路的SNDR達到84.8 dB，SFDR達到92 dB。 | |
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