| 基于Verilog HDL的一種絕對(duì)值編碼器實(shí)時(shí)讀出算法 | |
| 所屬分類：參考設(shè)計(jì) | |
| 上傳者：aet | |
| 文檔大小：492 K | |
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| 文檔介紹：針對(duì)所設(shè)計(jì)的絕對(duì)值編碼器讀出電路板，用Verilog HDL設(shè)計(jì)了一種絕對(duì)值編碼器實(shí)時(shí)讀出程序。可以將編碼器數(shù)據(jù)讀入FPGA，并將編碼器輸出的普通二進(jìn)制數(shù)據(jù)轉(zhuǎn)換為角度值，最后驅(qū)動(dòng)液晶顯示屏實(shí)時(shí)讀出角度值。經(jīng)過(guò)測(cè)試，該程序能夠穩(wěn)定運(yùn)行在電路板上，完全滿足編碼器數(shù)據(jù)在液晶顯示屏上的實(shí)時(shí)讀出。本程序基于模塊化設(shè)計(jì)，易于移植。 | |
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