| 基于VHDL的數(shù)字系統(tǒng)層次化設(shè)計(jì)方法 | |
| 所屬分類：參考設(shè)計(jì) | |
| 上傳者：aet | |
| 文檔大小：369 K | |
| 標(biāo)簽： CPLD | |
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| 文檔介紹：通過對(duì)數(shù)字頻率計(jì)系統(tǒng)的設(shè)計(jì)，介紹了基于VHDL語(yǔ)言的數(shù)字系統(tǒng)層次化設(shè)計(jì)方法。首先將數(shù)字系統(tǒng)按功能劃分為不同的模塊，各模塊電路的設(shè)計(jì)通過VHDL語(yǔ)言編程實(shí)現(xiàn)，然后建立頂層電路原理圖。使用MAX+PLUS II開發(fā)軟件完成設(shè)計(jì)輸入、編譯、邏輯綜合和功能仿真，最后在CPLD上實(shí)現(xiàn)數(shù)字系統(tǒng)的設(shè)計(jì)。結(jié)果表明，使用這種設(shè)計(jì)方法可以大大地簡(jiǎn)化硬件電路的結(jié)構(gòu)，具有可靠性高、靈活性強(qiáng)等特點(diǎn)。 | |
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