| 基于System Verilog的可重用驗(yàn)證平臺(tái) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aet | |
| 文檔大小：490 K | |
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| 文檔介紹：采用System Verilog語(yǔ)言設(shè)計(jì)了一種具有層次化結(jié)構(gòu)的可重用驗(yàn)證平臺(tái)，該平臺(tái)能夠產(chǎn)生各種隨機(jī)、定向、錯(cuò)誤測(cè)試向量，并提供功能覆蓋率計(jì)算。將驗(yàn)證平臺(tái)在Synopsys公司的VCS仿真工具上運(yùn)行，并應(yīng)用到包交換芯片的仿真驗(yàn)證中。仿真結(jié)果顯示，新設(shè)計(jì)的驗(yàn)證平臺(tái)能通過(guò)修改隨機(jī)信號(hào)約束條件和產(chǎn)生隨機(jī)信號(hào)的權(quán)重值，使芯片的功能覆蓋率達(dá)到100%。 | |
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