| 基于FPGA的擴(kuò)頻同步捕捉跟蹤設(shè)計(jì) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aet | |
| 文檔大小：397 K | |
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| 文檔介紹：在擴(kuò)頻通信中，接收端的參考偽隨機(jī)序列碼是否與接收的擴(kuò)頻碼同步是能否正確解擴(kuò)的關(guān)鍵。對(duì)偽隨機(jī)序列同步原理、同步捕獲正誤、同步判決門限值及解擴(kuò)時(shí)的競(jìng)爭(zhēng)冒險(xiǎn)進(jìn)行了分析及方案設(shè)計(jì)；通過(guò)邊沿捕捉、偽隨機(jī)碼自相關(guān)函數(shù)處理、虛警看門狗閉環(huán)模塊協(xié)同作用，實(shí)現(xiàn)擴(kuò)頻碼的精確同步與解擴(kuò)。系統(tǒng)設(shè)計(jì)采用QuartusII、DSP Builder與Simulink聯(lián)合開(kāi)發(fā)平臺(tái)，可使用HDL語(yǔ)言設(shè)計(jì)創(chuàng)建IP，即時(shí)查看設(shè)計(jì)仿真結(jié)果，快速進(jìn)行工程設(shè)計(jì)。 | |
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