摘 要： 同步是通信系統中一個非常重要的實際問題。同步系統性能的降低會導致通信系統性能的降低，甚至使通信系統不能正常工作。因此，同步是信息能夠正確可靠傳輸的前提。介紹一種基于單片機的鎖相環位同步提取技術的原理及算法。
關鍵詞： 位同步；數字鎖相；通信系統；單片機
在數字通信系統中，發送端按照確定的時間順序，逐個傳輸數碼脈沖序列中的每個碼元。而在接收端必須有準確的抽樣判決時刻才能正確判決所發送的碼元，因此，接收端必須提供一個確定抽樣判決時刻的定時脈沖序列。這個定時脈沖序列的重復頻率必須與發送的數碼脈沖序列一致，同時在最佳判決時刻(或稱為最佳相位時刻)對接收碼元進行抽樣判決。可以把在接收端產生這樣的定時脈沖序列稱為碼元同步，或稱位同步。
實現位同步的方法和載波同步類似，有直接法(自同步法)和插入導頻法(外同步法)兩種，而直接法又分為濾波法和鎖相法。本文介紹的方法就是用直接法中的鎖相環實現的。
1 數字鎖相位同步提取原理
數字通信系統接收端位同步提取通常采用如圖1所示的數字鎖相環DPLL(Digital Phase Locked Loop)。DPLL包括3個部件：
(1)數字鑒相器DPD(Digital Phase Ditector)比較接收碼元與本地DCO輸出的位同步時鐘相位，輸出反映相位差的數字信號。
(2)數字環路濾波器DLF(Digital Loop Filter)對DPD輸出相位誤差數字信號濾波，去掉隨機噪聲的影響，輸出較準確的相位誤差數字信號。
(3)數控振蕩器DCO(Digital Controlled Oscillator)是數字電路構成的振蕩器，輸出與接收碼元相同速率的位同步時鐘脈沖CLK，其相位受相位誤差數字信號控制可提前或推遲，最后與接收碼元相位鎖定。
DPD及DCO是構成數字鎖相環必不可少的部件，DLF可視需要而加入。3個部件各由多種形式的電路組成不同的數字鎖相環。最典型的數字鎖相環為超前-滯后型數字鎖相環，又稱為微分整流型數字鎖相環，在碼速率不高時可由圖2所示單片機系統實現。圖中，邊緣檢測又稱為過零檢測，它將輸入數據信號DK1放大整形后，再將其跳變沿(整形前的過零點)變換為窄脈沖ZCD，送至單片機的外部中斷輸入端INT1。邊緣檢測中的延時電路可用幾級門實現。微分整流電路與邊緣檢測電路具有相同功能。
該數字鎖相環未用DLF。單片機內T0定時器及其中斷服務程序實現DCO功能。在DK1無跳變沿(無ZCD負脈沖)時，單片機不進入INT1中斷服務程序，T0定時為輸入碼周期Tb。在DK1有跳變沿時，進入INT1中斷服務程序，首先讀取T0當前值與預期值(Tb/2時常數)，通過比較確定DCO相位與DK1數據跳變沿相位關系是超前或滯后，據此調整DCO相位。若DCO相位超前，則設置T0下周定時為Tb+δ，使DCO相位推遲；若DCO相位滯后，則設置T0下周定時為Tb-δ，使DCO相位提前，最后實現DCO相位與DK1數據相位鎖定。總之，INT1中斷服務程序實現DPD及DCO控制功能，T0定時器及其中斷服務程序實現DCO功能。T1定時器及其中斷服務程序實現延時即相移，使最后輸出的位同步時鐘CLK與DK1(或DK2)的相位差為0或180°：當傳輸系統頻帶不受限、采用MSK/FSK調制解調方式時，DK1為方波，接收端采用積分/采樣/判決進行檢測，兩者相位差應為0，即CLK與DK1數據邊沿對齊；當傳輸系統頻帶受限、采用GMSK/GFSK調制解調方式時，DK2(DK1經LPF后的信號)為鐘形脈沖，CLK應對準DK2碼元中點采樣/判決，兩者相位差為180°或Tb/2，如圖2(d)所示。T1延時由P1.4輸入信號MSKC控制。INT1、T0及T1中斷服務程序框圖如圖3所示，主程序完成3個中斷源初化及其他初始化后就踏步。
位同步提取數字鎖相環由CPU2實現，其P1.4輸入的控制信號MSKC來自CPU1，由工作方式決定：在FSK/MSK工作方式時，MSKC=1；在GMSK/GFSK工作方式時，MSKC=0。
對接收的隨機數字信號，可近似認為兩相鄰碼元中出現00、01、10、11的概率相等，其中有數據跳變的占一半。而對無DLF的數字鎖相環而言，每發生數據跳變可調整相位一次，因此平均每2Tb s可調整相位一次，故同步建立時間為：
有DLF的數字鎖相環，調整相位的速率要比無DLF的低，故同步帶比式(5)小。
由式(1)、式(2)、式(5)可知，3個性能指標都取決于DCO周期調整步距δ：δ愈大，同步帶愈大，同步建立時間愈短，但相位誤差卻增大了。所以δ應折中選取，在保證鎖相環路能鎖定(同步)的前提下，δ盡可能取小些，以減小相位誤差。
本設計采用單片機芯片實現數字電路相關器件，簡化了相關器件復雜的邏輯電路設計，降低了系統的功耗和成本，提高了系統的可靠性。實現位同步的方法很多，本文討論的是采用數字鎖相環技術來提取位同步信號。在位同步提取中，如何縮小同步建立時間、降低位誤差及增大同步保持時間是好的位同步設計的努力方向。
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