HART(Highway Addressable Remote Transducer)協議在已有低頻4 mA~20 mA模擬信號上疊加小幅的數字通信信號，進行雙向數字通信，是全球最重要的現場儀表總線協議之一，目前仍使用1985制定的HART FSK第一代協議（Bell-202標準）。2001年HART基金會制定第二代協議,規定高速HART(High Speed Hart, HSH)使用C8PSK（ITU V2.7標準）傳輸數字信號，可將現有數字通信速度理論上提高８倍，考慮數據幀結構的改進，實際數字通訊速度可提高11.6倍[1]。
　第二代HART 協議制定的同時,由HART基金會組織，Rosemont、Siemens和ABB等工業巨頭聯合開發了HSH接收機，由于當時全數字接收機理論水平和半導體工藝限制，研制的HSH接收機功耗高達1.5 mA，超過了HART 協議規定的適用于工業生產本質安全的1 mA要求，沒有得到實際應用。本文將簡要介紹造成原HSH接收機高功耗的位同步與均衡器結構,提出一種結構復用、功耗大幅減小的新結構，并仿真證明該結構的有效性。
1 研究背景
　高速HART C8PSK協議規定，數字信號使用8PSK方式調制，其中載波頻率為3 200 Hz,傳輸速率為9 600 b/s，波特率為3 200 baud/s，3位二進制數通過格雷碼編碼映射成一個傳輸碼元，發送成型濾波規定使用滾降因子為0.5的平方根升余弦濾波器。由于相干解調比非相干解調可減小3 dB噪聲，協議規定接收機必須使用相干調解[2]。
    據HART基金會研究，HART協議規定使用的物理信道在使用的頻段內可等價為一階RC低通濾波器，其極點位置隨導線特性和長度變化,在3 700 Hz以上。HART FSK協議使用信道的頻段為900 Hz~2 500 Hz，而HART C8PSK使用信道的頻段為800 Hz~5 600 Hz，因此HSH接收到的8PSK信號會受到信道畸變，需使用均衡器才能正確解調。原HSH接收機的體系結構如圖1所示[3]。    在圖1中， AD變換的采樣率為28.8 kHz，接收匹配濾波器RRC使用45階查找表實現，功耗較小；均衡器使用5個復數乘法器實現，工作頻率為信號的采樣頻率，功耗很大，約占系統功耗的46%；位定時恢復采用基帶信號二階統計量譜線提取算法，窄帶濾波后的數字信號位定時提取是通過求取其對應模擬信號的極值點時刻實現，由于該模擬信號極值點前后采樣點的值應該對稱相等，實際中先求取數字信號的極值點，然后計算該極值點前后采樣點絕對值比值，得到差值濾波器所需的相位誤差。整個位定時電路均在采樣率28.8 kHz下工作，即9倍符號率，功耗大。

2 HART C8PSK前導信號簡要分析
    在前導碼傳輸期間，HART C8PSK協議規定前導碼為40個6、2循環碼元，其中碼元6和2對應星座相角67.5°和-67.5°。前導碼期間，基帶信號中的正交分量和同相分量分別是cos67.5°與cos-67.5°組成的周期序列和sin67.5°與sin-67.5°組成的周期序列通過截止頻率為2 400 Hz的低通成型濾波RRC形成。因此前導碼期間，基帶信號中的同相分量輸入RRC的為直流信號，經RRC低通濾波后僅在0 Hz處有一譜線；基帶信號中的正交分量輸入RRC的是周期為1 600 Hz周期信號。由于周期信號的頻譜為離散譜線,因此信號頻譜在1 600 Hz×k(k=…-2，-1，1，2…)譜線上不為零，經RRC低通濾波后僅在-1 600 Hz和1 600 Hz處有兩根譜線。
    基帶信號與3 200 Hz的載波信號混頻，則同相分量頻譜為3 200 Hz處的一根譜線,正交分量頻譜為1 600 Hz和4 800 Hz處兩根強度大小相等的譜線。因此發送端輸出的HART C8PSK前導碼頻譜應為離散的三根譜線，其中1 600 Hz和4 800 Hz處譜線大小相等。
    在接收端前導碼信號經下變頻和成型濾波后，若載波相位已初步恢復，則前導碼基帶信號中正交分量為近似直流，而同相分量頻譜應僅在1 600 Hz處存在譜線。所以通過測量同相分量與正交分量中的直流值可以快速初始化載波相位，而位定時信息可以利用確定的同相分量信號特點快速確定。
3 HART C8PSK信道估計與均衡衡器設計
3.1 信道估計
　信道估計常用的方法如LMS自適應法，前導碼自相關法等均需要信號采樣率下多個乘法器并行計算[4-5],對于功耗和面積要求很高的HART C8PSK接收機并不合適。
　HART通信使用雙絞線，信道傳輸模型相對固定，其頻率響應為:

其中R、L和C分別表示雙絞線的單位長度的電阻、電感和電容，l為雙絞線長度，f為傳輸信號的頻率。由此可見,若雙絞線類型和長度一定，當頻率較小時，僅有較小的幅度衰減；隨著頻率變大，信號幅度和延時畸變均變大。在HART使用的信道頻段內信道模型如圖2所示。

    由于HART有線信道對前導碼信號中1 600 Hz和3 200 Hz頻率成分衰減較小，而對4 800 Hz頻率成分畸變較大，因此圖2中僅示意性標注出了4 800 Hz頻率成分的畸變。不同的HART有線信道低通衰減效果不一樣，即圖2中的低通衰減模型的斜率不一樣，對前導碼信號的不同頻率的衰減也就不一樣。本文采用比較前導碼1 600 Hz分量功率與4 800 Hz分量功率之比R來估計信道模型。大量的實驗證明，R與一階HART有線信道極點關系如表1所示,表1僅列出了信道畸變較大時的對應關系。從表中可以看出，為了更好地識別和均衡信道畸變，信道分類應以R近似等差分布為基礎。

    連續信號AD轉換產生頻譜鏡像,前端模擬帶通濾波減小信號與高頻噪聲鏡像產生的混疊。信號采樣率過低會使模擬前端的帶通濾波滾降因子要求過高，將大幅提高模擬前端功耗，因此HART基金會建議采樣率至少超過6倍符號率，本設計取采樣率為8倍符號率。由前面信號分析知,前導碼信號頻譜含三處譜線：1 600 Hz、3 200 Hz和4 800 Hz，即前導碼期間信號為1 600 Hz的周期信號，一個周期內正好采樣16個點。信道估計算法如下：

其中Samp(k)表示第k個采樣點。由三角函數周期性可知,這里僅需要sin22.5°、sin45°與sin67.5°的8位查找表，即可實現采樣值與三角函數卷積求取信號頻譜。其中sin22.5°與sin67.5°的8位三角函數查找表在完成信道估計后將會在位定時和相位估計中復用，因此有利于系統功耗面積減小。
3.2 基于CSD編碼的預置式分數間隔均衡器設計
    CSD編碼技術常用于濾波器設計，減小信號與濾波器系數卷積運算功耗。CSD數是有符號2冪數SD(Signed Digital)的一種特例，也是最佳表示。SD數的基本元素為{-1，0，1}，CSD數是SD數的唯一表示，其中任意兩個非零比特不相鄰[6]。
    根據信道估計結果，控制器從預置的均衡系數表中選擇最合適的一組系數用于信道均衡，本設計采用兩倍符號率分數間隔均衡器，每個符號只需兩個采樣。以下以信道極點在4 000 Hz左右，即信道畸變最嚴重時，講述均衡器系數CSD編碼生成過程。首先使用常規均衡器設計方法計算信道極點在4 000 Hz時均衡器系數：
    [0.004 0,-0.009 4,-0.019 1,1.026 4,-0.007 6,0.002 5,-0.000 0]+i[-0.004 0,0.017 4,-0.048 9,-0.076 8,0.159 6, -0.052 1, 0.011 2]
其中i表示復數的虛部。然后對系數進行歸一化處理：
    [0.004 2,-0.010 3,-0.014 9,1.000 0,-0.019 0,0.006 1,-0.000 7]+i[-0.003 7,0.016 1,-0.048 8,0, 0.154 1,-0.050 3,0.010 7]
   再求取系數的二進制形式
   00000000010001+11111111110001×i
   11111111010110+00000001000010×i
   1111111000011+11111100111000×i
   01000000000000+00000000000000×i
   11111110110010+00001001110111×i
   00000000011001+11111100110010×i
   11111111111101+00000000101100×i
   最后使用CSD編碼:
   00000000010001+000000000-10001×i
   00000000-10-10-10+00000001000010×i
   0000000-10010-1+00000-10100-1000×i 
   1+0×i 
   0000000-10-10010+00001001000-100×i
   00000000011001+00000-1010-10010×i
   00000000000-101+00000000101100×i
   從編碼的結果可以看到，保證相同計算精度下，原來的一個乘法計算平均需要用3個加法器實現，功耗可大幅減小。由于在信道估計階段不進行均衡計算，均衡計算使用的加法陣列可復用于位定時同步和相位同步初始化，同時本設計的面積也得到大幅減小。
4 HART C8PSK位同步設計
　位同步直接影響碼元判決，位同步算法需要的信號采樣率決定了大功耗電路均衡器的計算頻率。HART C8PSK是一種短突發通信,常規的遲早門算法、Gardner算法、M&M算法收斂速度較慢，不能直接使用[7]。本設計將位同步分為初始化和跟蹤兩個部分實現。

    以上每個采樣點的Ti(m)計算分為兩個數據窗進行，第一個數據窗求和僅需一個加法和一個減法運算，第二個數據窗是第一個數據窗的延時。位同步初始化所需的加法器與移位寄存器鏈復用均衡器CSD編碼使用的加法器陣列和移位寄存器鏈，即將相位初始算法編碼成一組偽CSD碼來控制均衡器實現，整個算法結構簡單，功耗小。

　由于載波相位跟蹤只需在判決點處采樣工作，而位同步跟蹤在每個符號內僅需兩個采樣，因此均衡器和差值器僅需工作在兩倍符號率下。同時位同步跟蹤和載波相位跟蹤發生在一個符號的兩個不同采樣點，并且兩者采用了相同結構的低通濾波電路，因此不僅有利于進一步減小系統正常工作時的功耗，而且可以復用低通濾波電路。
5 HART C8PSK功耗分析、仿真與應用效果
   HART C8PSK模擬前端與現在廣泛使用的HART FSK基本相似，以下僅討論數字部分的功耗。圖3為數字部分的基本框圖，圖中標出了每個符號解調各個部分所需的計算頻率。

   在信道估計與位定時初始化期間，由于均衡器和插值器等高功耗運算未啟動，系統功耗較小，因此這里只分析系統均衡器和插值器啟動后的系統功耗。與圖1相比，對于一個符號的解調，新結構混頻器部分少用一次乘法，相同精度下RRC查表規模減小12.5%，均衡器部分計算頻率減少了4/5，而且經CSD編碼后每次計算功耗約為以前的30%，位定時恢復和載波相位恢復計算頻率不到以前的12%，而且乘法通過復用信道估計查表實現。由于在跟蹤期間計算頻率低，因此新的結構功耗比原設計大大減小。
   圖4是整個系統仿真結果。信道均衡系數表中存儲有4 000 Hz和4 600 Hz等均衡系數CSD編碼組，在仿真中信道極點設置為4 300 Hz， 即測試信道均衡效果最差情況下的系統性能。仿真中模擬前端的帶通濾波設置為2階500 Hz低通濾波和4階10 000 Hz高通濾波組成(此系數完全兼容HART FSK)，AD采樣使用8位定點數，可變增益放大電阻網絡控制字為5 bit，混頻器三角函數表地址寬為9 bit，其數據長度為10 bit，RRC使用35階系數(由于系數中心對稱，實際是18個系數)的7 bit查表實現。據HART基金會統計，HART信道噪聲在嚴重時會達到16 dB，仿真中設置系統噪聲為14 dB。
   圖4(a)為每兩個符號求取一次譜線強度比值的仿真結果，可以看出第8個符號以后譜線強度的比值基本穩定，但為了消除隨機因素的干擾，同時為給相位初始化和位定時初始化充足的時間，在第14個前導碼處求取兩個譜線強度比值。
　圖4(b)為均衡器輸出的同相分量和正交分量，在信道估計階段，均衡器未啟動，其加法陣列用于載波相位和位定時初始化，因此其輸出為零。當均衡器剛啟動時，載波相位和位定時恢復有一定的誤差，因此輸出有較大的波動。但在前導碼的最后4個符號期間，輸出的同相分量和正交分量與理想波形相比僅有較小的噪聲干擾，說明在有效數據接收前，位同步跟蹤已經基本穩定，誤差很小。
    圖4(c)中可以看出，在碼元6和2附近有十幾個碼元解調后偏差較大，這是圖4(b)均衡器剛啟動時接收信號解調后的另一種表現。而其他相位點收斂性很好，系統進入有用信號解調時，系統收斂性很強，因此并不影響有用信息解調。

    從系統仿真結果可以看出，本設計的信道估計結果波動很小，有利于不同信道識別細化；在信道估計細化前提下，均衡器CSD編碼設計不僅結構簡單，而且均衡效果很好；位定時采用的初始化加跟蹤結構不僅系統計算量小，而且系統收斂性好。
    HART C8PSK硬件測試使用Altera公司的EP1C12Q240C8N FPGA實現以上接收機數字部分。通信介質選用3根長度為1 000 m，型號為HRPVSP-2x2.5屏蔽雙絞線，分別測試在1 km，2 km和3 km長度下通信狀況。測試表明,使用相同的信息幀，HART FSK平均每秒完成2次通信，HART C8PSK平均每秒完成8次通信，兩者的速度均與導線長度無關，HART C8PSK通信錯誤率幾乎不受導線長度影響。
    本文根據HART C8PSK的信號特點，給出了高速HART C8PSK接收機關鍵的位同步和均衡器結構設計。在分析信號特點基礎上，通過選取合適的采樣速率、高效復用查表結構代替乘法運算、預置式分數間隔均衡器CSD編碼設計和減少系統高功耗部件工作頻率，大幅減小了系統的功耗，同時通過資源復用減小系統的面積，最后仿真證明了整個結構具有很好的穩定性和收斂性。同時，本文的研究方法對有線信道模擬和數字信號混合傳輸以及短前導碼線性調制解調都有一定的參考價值。
參考文獻
[1] PRATT W. The HART PSK physical layer. A Status Report to HCF Members [R].HCF,2000:6-7.
[2] HART communication foundation. HART C8PSK Physical Layer Specification [R]. HCF, 2001: 16-26.
[3] ROSEMOUNT F. High speed HART prototype modem project, prepared for the HART communication foundation[R].HCF,1999:35-60.
[4] BIGUESH M, GRESHAM A B. Channel estimation: optical training and tradeoffs between estimation techniques  communication[C]. 2004 IEEE International Conference, 2004(5):2658-2662.
[5] MEYR H, MOENECLAEY, FECHTEL S A.Digital communication receivers: synchronization, channel estimation, nd signal processing[M]. New York: Wiley-Interscience, 1998:723-762.
[6] SERNA A D L, SODERSTRAND M A. Tradeoff between FPGA resource utilization and round off error in optimized    CSD FIR digital filter [C].IEEE Asilomar Conference, 1994:1044-1047.
[7] GARDNER F M. A BPSK/QPSK timing Error Detector for Sampled Receiver[J]. IEEE Trans on Comm. 1986,34(1):423-429.
[8] GARDNER F M. Interpolation in digital Modems Part I:Fundamentals. IEEE Transactions on Comm. May 1993:501-507.