在當今飛速發展的電子設計領域，高速化和小型化已經成為設計的必然趨勢。與此同時，信號頻率的提高、電路板的尺寸變小、布線密度加大、板層數增多而導致的層間厚度減小等因素，則會引起各種信號完整性問題。因此，在進行高速板級設計時必須考慮到信號完整性問題，掌握信號完整性理論，進而指導和驗證高速PCB 的設計。在所有的信號完整性問題中，串擾現象是非常普遍的。串擾可能出現在芯片內部，也可能出現在電路板、連接器、芯片封裝以及線纜上[1]。所以分析串音現象產生的機理以及提出相應的防范措施對于硬件工程師來說具有實際的指導意義，本文正是基于此目的進行研究的。
1 串音產生的機理
    常見的電子電路中，所處理的信號的波長遠大于實際電路的物理尺寸，因此PCB上的信號線都被認為是理想的互連線，這在工作頻率不高時可以得到足夠精度的近似。然而電路工作頻率變高時，即工作波長與傳輸線尺度大小差不多時，以集總模式來描述電路的行為其誤差相當大，因此必須以分布參數模式來考慮電路的行為。分布參數模式的做法是將傳輸線分成很小的片段，每一小片段可用電阻、電容及電感代表小片段的電路行為，將每一小片段整合起來即為整個電路行為。當高頻電流通過傳輸線時，導線將產生熱耗，這表明導線具有分布電阻；由于導線間絕緣不完善而存在漏電流，這表明沿線處有分布電導；電流通過導線，在周圍產生磁場，即導線存在分布電感；兩導線間存在電位差，其間產生電場，則表明導線間存在分布電容。
    串音是一種信號干擾現象，發生于相鄰信號線間的電磁耦合，這樣就會影響到彼此之間原來信號的大小。相鄰的信號之間形成互感與分布電容，電磁耦合就是通過互感或者分布電容將能量轉移到彼此臨近的信號線上。串音依發生位置可以分為近端串音(near-end crosstalk)和遠端串音(far-end crosstalk）。圖1為兩傳輸線發生串音的示意圖及其等效電路圖,兩平行線長度為L，驅動線上傳送一正沿的脈沖波，假定在X點經由互容和互感會在受干擾線上造成不必要的噪聲干擾。驅動線在X點通過分布電容Cm產生一個電流IC流經受到干擾的導線上，此電流將分成兩個大小相等方向相反的電流向受干擾線的兩個端點流去,而驅動線在X點也通過互感M產生一個電流IL流到受干擾線上,此電流在受干擾線上的方向因楞次定律其方向將與驅動線上的電流方向相反。因此在受干擾線上將有IC-IL的電流流向遠端,并且會有IC+IL的電流流向近端。

2 串音仿真及結果分析
    選取FR4為基材的PCB板,介電常數εr=4.2,板厚h=0.8 mm, 耗散因子TanD=0.02；線寬W=1.5 mm,線厚T=0.04 mm, 線長L=112 mm，其中耦合線長為50 mm, 線材的電導率σ=5.8E007。仿真的具體方法是先在HFSS中建立傳輸線模型,從HFSS中導出S參數文件（*SNP），然后再把S參數模型導入ADS在時域中求得近端及遠端串音,如圖2所示。在電路仿真中使用50 Ω的電阻進行端接是為了消除末端反射。

2.1上升沿時間對串音的影響
    選取5個上升沿時間分別為100 ps、200 ps、300 ps 400 ps和500 ps 來分析上升沿時間對串音影響的程度。圖3是近遠端c串擾的波形圖。

    從數據表1中可以看到，隨著上升沿時間的增大，近端及遠端的串音都有減少，但遠端串音的減少幅度比較大，造成這一現象主要是上升沿時間與信號的傳播延遲有關。由于與串擾相關的電場大部分穿過的是空氣，而不是其他介質材料，導致容性串擾比感性串擾小，從而導致遠端串擾為負數[2]。數字脈沖沿傳輸線傳播，其上升沿和下降沿將不斷地在相鄰傳輸線上感應出噪聲。在圖4中，驅動線上發送一個信號邊沿時，與此同時，近遠端產生串音并向相應的方向傳播。當信號邊沿在TD時刻(TD是傳輸線的時延)到達驅動線的遠端時，驅動信號和遠端串擾到達端接電阻。但是，就在信號端接前，被感應傳輸線上感應出近端串擾，這是最后的串擾分量，直到2TD時刻才會到達近端。這是因為，該串擾始于0時刻，持續時間為2TD（對應于傳輸線電氣長度的兩倍）。此外，遠端串擾發生在TD時刻，持續時間約等于信號的上升/下降時間。

2.2 跨不連續地平面對串音的影響
　　在地平面上開一個寬w=32 mm、 間隙d=3 mm的槽, 如圖5所示。

     為證明開槽的大小對串擾的影響程度，加大槽的寬度從32 mm~52 mm進行對比，串擾的變化程度如圖6所示。

    從上面的圖形可以看出，地平面上的槽開得越寬，近端和遠端的串擾就越嚴重，產生這一現象的主要原因是傳輸線的特性阻抗發生了改變。在開槽區域，傳輸線到地的電容減小而電感量增加從而導致傳輸線在開槽區域具有較高的特性阻抗進而導致阻抗不連續。正常情況下，信號線的返回路徑就在信號線正下方的區域內，然而一旦地平面上有開槽就將使返回路徑加大,如圖7所示，能量的大部分在槽的邊沿處被反射回去，這樣就很容易引起線間的噪聲[4]。

2.3 驅動模式對串音的影響
    差模與共模的走線其電磁作用的方式是不同的，這兩種傳輸模式的傳輸線之間的寄生電感與電容的參數也會不一樣，這些參數會影響到串擾噪聲大小，取上升沿時間Trise=0.3 ns，仿真示意圖如圖8所示。

    由于信號完整性直接依賴于信號源阻抗和傳輸線阻抗，而且事實上信號耦合程度和開關模式會使走線的有效特性阻抗發生改變，所以耦合程度和驅動模式將影響串擾噪聲的性質[3]。
2.4 中間保護線是否接地對串音的影響
    中間保護線不接地、兩端接地以及每隔1/4波長接地三種情況來觀察其對串音影響的大小，如圖9所示。

    從仿真圖10的結果來看，在信號線之間加保護線但又不接地將起不到屏蔽或減小串擾的作用，這主要是因為其中一根信號線產生的反射串擾到中間保護線，而保護線是開路的沒有正常地端接起來，所以中間保護線把反射串擾的能量再次耦合到另一根信號線上，因此導致傳輸線之間的串擾增加。而若保護線接地，則大部分反射串擾就會流向地平面，從而減小信號線之間的串擾耦合，若要嚴格防止串擾，就要把保護線每隔1/4波長打接地孔[5]，這種接地方式屏蔽效果最好的。
    串音現象在硬件系統中是難以完全消除的，只能設法減小。本文只列出四種影響串音的因素，實際上影響串音的因素很多。通過對這些因素的仿真分析，可以得到如下幾種減小串音的方法：
    (1) 用平面作為返回路徑,盡量不要跨分割平面走線。
    (2) 在布線空間允許的條件下，盡可能增加信號線之間的間距。一般使線間距大于線寬三倍以上。可以使串音控制在5%以內，這是個經驗法則。
    (3) 如果串擾要求嚴格，信號隔離度要求比較高時，可以采用信號線中間防護布線，但是一定要在保護線兩端或者整條線有多處接地孔。
    (4) 盡量減小信號線的耦合長度。
    (5) 良好的阻抗匹配可以大幅度減小串擾反射。
    (6) 使用介電常數低的基板,使用較小介電常數的材料可以使布線間距相同時的串擾減小，或者對相同的串擾指標可以使其布線間距更小[6]。
參考文獻
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[2] HALL S H, HALL G W, MCCALL J A. 高速數字系統設計互連理論和設計實踐手冊[M]. 伍微,譯. 北京:機械工業出版社,2006.
[3] JOHNSON H, GRAHAM M.高速數字設計[M].沈文,朱來文,陳宏偉,等譯. 北京: 電子工業出版社, 2007.
[4] LAWDAY G, IRELAND D, EDLUND G. A signal integrity engineer’s companion[M]. Prentice Hall.2008.
[5] MBAIRI F D,Siebert WP, Hesselbom H. On the problem of using guard traces for high frequency differential lines  crosstalk reduction[J]. IEEE Transactions on Components  and Backaging Technologies, 2007,30(1):67-74.
[6] 吳昊，陳少昌，王杰玉.高速數字系統的串擾問題分析[J].現代電子技術，2009,32(1):170-173.