在目前電子系統的設計中，DSP+FPGA架構越來越多，其原因在于該架構兼顧了速度和靈活性。通用DSP的優點是通過編程可以廣泛應用到產品中，并且主流制造商生產的DSP已能滿足算法控制結構復雜、運算速度高、尋址方式靈活和通信性能強大等需求。但是傳統的DSP采用馮-諾依曼結構或某種類型擴展。此種結構本質上是串行的，因此遇到需處理的數據量大，對處理速度要求高，但是對運算結構相對比較簡單的底層信號處理算法則顯不出優點，適合采用FPGA硬件實現。而采用DSP+FPGA的數字硬件系統就可以把二者優點結合起來，兼顧速度和靈活性，既滿足底層信號處理要求，又滿足高層信號處理要求。采用此架構，就不可避免地遇到FPGA與DSP之間數據通信的問題。本文討論了異步FIFO在FPGA與DSP通信中的運用，該方法具有傳輸速度快，穩定可靠并且實現方便等優點。
1 異步FIFO的結構
由于FPGA和DSP具有各自的全局時鐘，將FPGA中的數據傳遞給DSP時，也就是將數據從一個時鐘域傳遞到另一個時鐘域，并且目標時鐘域與源時鐘域是不相關的，因此這些域中的動作也是不相關的，從而消除了同步操作的可能性，并使系統重復地進入亞穩定狀態。亞穩態也就是觸發器工作在一種不確定的狀態，這種不確定的狀態將會影響到下一級觸發器，最終導致連鎖反應，從而使整個系統功能失常。當有大量的數據需要進行跨時鐘域傳輸且對數據傳輸速度要求比較高的場合，克服亞穩態實現數據的高速穩定傳輸，異步FIFO是一種簡單、快捷的解決方案。
FIFO(First In First Out)是一種先進先出的數據緩存器，而異步FIFO是用一種時鐘寫入數據，用另一種時鐘讀出數據。以FPGA向DSP傳輸數據為例，FPGA產生寫時鐘，在寫時鐘的控制下同步向FIFO中寫入數據，并且使相應的寫指針增加1；DSP提供讀時鐘，在讀時鐘的控制下同步地從FIFO中取出數據，并且使相應的讀指針增加1。這里唯一的跨時鐘域操作就是對FIFO空或滿的判斷。如何根據異步的讀、寫指針信號產生正確的空、滿標志，保證數據正確的寫入或讀出，而不發生溢出或讀空的狀態出現。就必須保證FIFO在滿的情況下，不能進行寫操作，在空的狀態下不能進行讀操作，這是異步FIFO設計的關鍵。
判斷FIFO為空還是滿，本文采用如下算法：構造一個指針寬度為N+1，深度為2N Byte的FIFO，當讀、寫指針的二進制碼中最高位不一致而其他N位都相等時，FIFO為滿。當讀、寫指針完全相等時，FIFO為空。例如：一個深度為8 Byte的FIFO，FIFO_WIDTH=8，FIFO_DEPTH=2N= 8，N=3，指針寬度為N+1=4。起初rd_ptr_bin和wr_ptr_bin均為“0000”。此時FIFO中寫入8 Byte的數據，wr_ptr_bin=“1000”，rd_ptr_ bin=“0000”。當然，這就是滿條件。現在，假設執行了8次讀操作，使得rd_ptr_bin=“1000”，這就是空條件。另外的8次寫操作將使wr_ ptr_bin等于“0000”，但rd_ptr_bin仍然等于“1000”，因此FIFO為滿條件。顯然起始指針無需為“0000”。假設它為“0100”，并且FIFO為空，那么寫入8 Byte會使wr_ptr_bin=“1100”，rd_ptr_bin仍為“0100”。這說明FIFO為滿。
不可以將讀、寫指針直接比較，因為讀、寫指針在不同的時鐘域，直接比較會出現亞穩態現象。在涉及到觸發器的電路中，亞穩態無法徹底消除，只能將其發生的概率降到最低。其中的一個方法就是使用格雷碼。格雷碼在相鄰的兩個碼元之間只有一位變換。這就避免了讀、寫指針與時鐘同步的時候發生亞穩態現象。另外一種方法就是使用兩級D觸發器同步，假設一個D觸發器發生亞穩態的概率為P，那么兩個級聯的D觸發器發生亞穩態的概率就為P2。
綜上所述，本文設計了如圖1所示的FIFO，該FIFO的輸入端口有wclk(寫時鐘)，rclk(讀時鐘)，wrst_n(寫復位)，rrst_n(讀復位)，sen-dbegin(啟動數據發送，由DSP發送給FPGA)，winc(寫使能)，rinc(讀使能)，wdata[DSIZE-1．．0](寫數據，以16位數據為例)，輸出端口為rdata[DSIZE-1．．0](讀數據，16位)，wfull(寫滿標志)，rempty(讀空標志)，ready(數據準備好，由FPGA發送給DSP)。該FIFO的深度設為2 048，即一共有2 048個16位數據存貯單元，當寫復位無效，寫使能有效時，FPGA就在寫時鐘的控制下將數據寫入FIFO中，當寫滿約定的字符數時，將數據準備好信號置為有效，通知DSP可以取數據，當FIFO寫滿情況出現時，寫滿標志置為有效，阻止繼續向FIFO中寫入數據。當FIFO接收到DSP發來的啟動數據發送信號且讀使能信號均為有效時，FIFO就在DSP發來的讀時鐘的控制下，依次將數據放到16位讀數據端，供DSP讀取。
實現該FIFO的關鍵部分Verilog代碼如下：
需要說明的是，在產生寫滿標志時，由于采用格雷碼，寫滿標志判斷的條件是：如果讀寫指針的最高兩位不同，其余位相同，則為寫滿狀態。為了說明簡便，以4位格雷碼表示深度為8的FIFO為例，當讀指針指向第7個地址時，讀指針為0100，此時若寫指針指向第8個地址，則寫指針為1100，此時兩者僅最高位不同而其余位相同，但此時FIFO并不是處于寫滿狀態，這與前文所敘述的用二進制碼表示的讀寫指針判斷方法是有區別的。當寫操作寫滿一圈，第二次到達地址7時，此時的寫指針為1000，可以看出，此時兩者的最高兩位不同，而其余位相同，這時FIFO真正處于寫滿狀態。
2 DSP端數據接收
TI公司的TMS320C6000系列DSP均提供EMIFA接口，本文利用EMIFA接口實現FPGA向DSP傳輸數據，實現兩者硬件連接的電路如圖2所示。
其中，EMIFA的16位數據端與FIFO的Rdata端相連以便接收FPGA發來的數據，GPI04_13，GPI04_12，GPI04_15這3個通用IO口用來接收或輸出相應的握手信號。EMA_WE與FIFO的讀使能端相連，EMA_CS與FIFO的讀時鐘相連。
圖3所示為DSP的EMIFA口讀取數據的時序圖，從圖中可以看出，每一次讀數據操作均以EMA_CS(EMIFA使能信號)下降沿開始，以EMA_CS的上升沿結束。同時，因為是讀取操作，EMA_WE(EMA讀寫控制信號，低為寫，高為讀)始終為高電平，EMA_OE(EMA輸出使能信號，低有效)在數據讀取時刻為低電平。所以，將EMA_CS連至FIFO的Rclk端，恰好實現DSP讀取一次數據，FIFO更新一個數據，而EMA_WE可作為FIFO的讀使能信號。
3 仿真結果與結論
本文設計了數據寬度為16位，深度為2 048的FIFO，并使用Verilog語言編寫了FIFO模塊和與DSP的接口模塊，利用該FIFO，FPGA實現了將數據1～65 535傳遞給DSP。在Quartus II軟件下進行仿真得到的結果如圖4所示。
由圖4可以看出，在rst變為高電平以后，FPGA在Wclk的上升沿依次將數據寫入FIFO中，寫指針也從0開始逐次增1。在收到DSP發來的gp15(啟動數據發送信號)有效后，在讀時鐘Rclk的上升沿，FPGA將數據從1開始逐次輸出到Rada端，供DSP讀取。DSP端在配置好EMIFA口后，編寫的相應接收程序，正確接收到了從0～65 535這65 536個數據。
為實現FPGA與DSP之間的數據通信，本文提出了利用異步FIFO的方法，采用格雷碼和兩級D觸發器同步的方法降低了亞穩態現象出現的概率。同時，給出了FPGA和DSP實現數據通信的硬件連接電路。經驗證，利用異步FIFO的方法，能夠穩定可靠地從FPGA中傳輸數據給DSP。