簡化網絡部署和升級
為了支持簡化且經濟的網絡部署和升級，OEM都在尋求支持軟件重新配置并可以在多個類似設計中重復使用的射頻卡元件。

由于偶爾需要支持遠程射頻頭內的射頻卡，大多數射頻卡會采用一個基于鏈路到基站的恢復時鐘作為輸入時鐘。這些單輸入時鐘的質量很差，可能需要清理明顯的抖動，為的是有效生成射頻卡上的其他時鐘。
因此，射頻卡時鐘樹的核心必須是一個具有可編程輸出頻率的抖動衰減器。本文的其余部分將討論性能屬性和需要這些性能屬性的原因，以及其他時鐘樹要求。

射頻卡架構注意事項
當今，大多數基站射頻卡設計執行的許多操作都需要在數字域中建立或終止LTE或多載波GSM等協議信號。這是處理錯誤校正、信道映射和數字分割I、Q數據流的更簡單方法。這種復合信號的復雜數據流還需要在發送和接收兩個方向進行非常小心的濾波/信號處理。在數字域這樣做可以避免像精密元件值匹配的代價。

盡管數字操作多種多樣，在某些時候信號必須調制成一個載波，它可以在824MHz～2.62GHz范圍內并以模擬信號傳輸。大多數基站架構的地址多信道協議包括LTE、WiMax和多載波GSM使用的單級模擬轉換方法，如圖1所示。

圖1 典型的LTE射頻卡架構

在發送端，除第一次調制外，各子載波都合并成一個數字流。這個基帶信號隨后由DAC轉換為移相偏移模擬I、Q數據流，然后通過正交模擬混頻器向上轉換為傳輸頻率。可變和固定增益放大器以及雙工濾波器用于將有用信號沿著路徑提高到其傳輸頻段的所需強度，而只增加了少量噪聲及失真，同時最大限度減少了傳輸頻段以外的能量，以防止對其他射頻信道的干擾。

在接收端，射頻信號通常經過放大、濾波，然后通過一個混頻器轉換為75～250MHz范圍的較低中頻（IF），在該范圍內射頻信號通過一個可變數量、經過濾波并最后由一個流水線ADC根據奈奎斯特準則采樣進一步放大。然后，在數字域中處理子載波的下變頻和解調。接收器的目標是在ADC獲得最小附加噪聲和互調失真之前，完成這個信號調理，同時避免超過ADC的最大范圍。

射頻卡架構師更愿意盡可能地集成時鐘樹。不僅是上述理由，而是由于每個時鐘樹元件都有自己的抖動貢獻，它可以推動時鐘信號超出規范。有了這種集成，不僅可產生射頻與中頻調制時鐘，而且可以產生ADC和DAC的采樣時鐘及其他數字元件時鐘，如CPU、ASIC和FPGA。

與涉及射頻信號路徑的時鐘相比，這些數字元件的時鐘通常有更寬泛的規格；周期抖動是最常見的主要問題。當隨著這些更敏感的時鐘在同一個芯片上生成這些時鐘時，會出現兩個問題。首先，數字時鐘信號很少是射頻卡輸入時鐘信號的整倍數，所以必須利用分數反饋或小數輸出分頻技術來生成。然而，這兩種技術要在時鐘芯片內和時鐘輸出上引入明顯的寄生含量。其次，數字時鐘芯片（或生成時產生的任何寄生含量）降至接近射頻、中頻或采樣頻率無法輕易過濾掉，所以必須加以避免。這些響應區域以外的頻率分量可能降低信噪比，無論是否作為寬帶噪聲（如果沒有濾波）還是通過混疊進入臨界頻率范圍都是如此。

混頻器、ADC和DAC的頻率影響
混頻器是一種用來將高頻率信號與低頻率信號相互轉換的模擬元件。在大多數基站射頻卡設計中，混頻器是將信號從射頻轉換到中頻或從基帶轉換到射頻。時鐘樹設計關注的主要問題是頻率混疊問題。當多個頻率通過一個非線性器件時，這些頻率會互相影響。這些相互作用被稱為互調積。混頻器的功能是獲得兩個輸入頻率并生成一個輸出頻率，要么是兩個頻率的和（上轉換），要么是兩個頻率的（降頻）差。

現今的射頻卡旨在恢復多載波性質的信號。因此，理想的信號不是單音頻線的有用信號，而是包含全系列的音頻線，它均勻分布在整個響應頻段。這些線代表被恢復的各個信道。不幸的是，因為這個多載波信號貫穿于混頻器等非線性元件，這里的每個信道都將彼此互調。信道的整齊間隔將導致奇數階積幾乎完全落在被恢復的信道頂部。放在混頻器前的濾波器將用于減弱噪聲，這將有助于實現偶數階積。放在混頻器后的濾波器將消除下降到響應頻段以外的互調積，但對于帶內奇數階積什么事也做不了，因為它們下降得過于接近有用信號。

雖然放在混頻器后的帶通濾波器可以省去不想要的潔音線，這還算不錯，但采樣時鐘的任何抖動都會將潔音線轉入一個邊緣（skirt），如圖2所示。來自每個不受歡迎積的邊緣的尾巴將對濾波器通帶內有一定的影響，這稱為寬帶噪聲。混頻器產生的任何時鐘（或ADC或DAC）必須有一個極低的噪聲層，以減少其寬帶噪聲。

圖2 相互混頻的效果

不需要的信號被稱為“干擾”或“阻斷（blocker）”，進入混頻器的輸入將對時鐘信號的規格產生影響。它們可能包含通過天線接收的其他信號，或耦合進入接收信號路徑的系統內部信號。雖然可將有用信號從廣泛頻率中分離出來的“阻斷”可通過預濾波器得到明顯抑制，但接近有用信號的頻率仍會通過。此外，在像LTE這樣的協議中，有用信號具有較低的平均功率，即使是通過濾波器來衰減“阻斷”，可能仍然含有足夠的能量與有用信號競爭。

這種就是進入混頻器的時鐘相位噪聲邊緣必須盡可能“窄”的原因。“阻斷”上相互混頻的相位噪聲的傳播必須保持在最低限度。射頻卡設計的主要挑戰之一是選擇卡的頻率，著眼于最大限度地從有用信號的頻率中分離“阻斷”及其互調積。

ADC抖動的其他影響
由于ADC是采樣數據系統，而不是完全線性的轉換，在有用輸入信號、不需要的（“阻斷”）信號和采樣時鐘之間，它們也將受到互調積所有相同的影響。

然而，還有另一種推動ADC采樣時鐘規格的影響。這就是孔徑抖動效果，如圖3所示。

圖3  ADC的孔徑抖動

其基本概念是，任何時間不確定性的采樣都可以通過三角法轉換成該采樣振幅的不確定性。振幅的不確定性可導致ADC信噪比的下降。一旦已知了輸入信號的頻率，RMS抖動目標可確定為ADC的理想信噪比。一旦達到目標，ADC內的時鐘樹固有抖動即可分解出來，以確定采樣時鐘的目標RMS抖動規格。

時鐘抖動對DAC的影響
用于發送路徑的數模轉換器(DAC)把一個數字表示的基帶信號轉換為一個模擬表示的基帶信號，以便隨后轉換為RF頻率，并放大到所需的發射功率。射頻卡設計師將關注固定卡的頻率規劃，以確保DAC的采樣頻率不會與接收卡端的臨界頻段重疊。這很重要，因為DAC受到來自兩個潛在機制的頻率生成圖像的影響。

第一種機制與ADC和混頻器中發生的情況相同，采樣時鐘的卷積(fLO)和輸入信號(fIN) 產生的頻率都在N·fLO+M·fIN。此卷積結果來自于轉換器的非線性。對采樣時鐘抖動有關要求的影響與ADC類似。

第二個機制是大多數DAC工作方式中不可避免的結果。如圖4所示，在每個采樣時鐘沿，DAC的輸出將很快切換到一個新的電壓等級以代表數字采樣值。此值將保持到下一次采樣的時鐘沿。輸出僅匹配每一次采樣時鐘的所需波形。

圖4 DAC輸出與理想輸出的比較
（在之前重建濾波器）

這將導致引入誤差能量。此外，大多數DAC都將受到某種時鐘饋通的影響，導致N·fLO進一步出現尖峰。為此，采樣時鐘頻率往往會大大高于奈奎斯特的要求，這樣饋通尖峰就遠遠超出了響應頻率，因此可以很容易地濾波。

DAC輸出波形將通過模擬重建濾波器盡可能多地消除這類不必要的頻率。如果時鐘抖動和相位噪聲邊緣可以很好地控制，濾波器的設計將更加容易，實現成本也較低。除了采樣時鐘在特定偏移條件下的具體位噪聲水平要求，還有一個頻率范圍內集成RMS抖動的規范。這是由于時鐘抖動造成理想輸出波形的畸變。這將降低DAC的總諧波失真（THD）或信噪加失真比（SINAD）；必須保持在規范以內，以防止降低射頻卡的誤差矢量幅度（EVM）。在發送端，較低的時鐘抖動可直接讓EVM更好，或用來放寬波峰因數/峰均功率比降低電路的設計限制。

射頻卡內的相位調整要求
除了基本的語音和數據傳輸服務，許多移動用戶還需要其他服務。例如，利用一組信號發射塔通過三角法實現用戶的精確定位。當所有天線在彼此發射和接收相位校準信號時，通過射頻三角法可以實現最佳的精確定位。一些這樣的服務需要獨立的基站在其之間以少于50ns的速度運行。一個射頻卡的預算在于：相對于同一系統中的其他無線卡，它可能引入多少相差異。這就是每個射頻卡利用一個內部時鐘輸入信號生成其內部所有頻率的另一個原因。它可確保卡上所有時鐘的相位校準至少有一個共同的出發點。

總結
射頻卡需要利用一個往往有噪聲的輸入時鐘生成各種時鐘。這些輸出時鐘當中很少與輸入時鐘是整數關系。所有時鐘必須注意其總噪聲數量，以防止噪聲耦合到關鍵電路。專門針對混頻功能的時鐘包括ADC和DAC，對RMS抖動以及噪聲邊緣都有嚴格的規范，以避免射頻信號路徑中產生阻斷信號。