摘要：采用自頂向下的設計思想，綜合運用EDA 技術、CPLD" title="CPLD">CPLD技術和共享式雙口RAM，解決了大屏幕LED點陣顯示屏無閃爍顯示的技術難題。給出了系統設計方法及實際電路。
LED點陣顯示屏是顯示公共信息的一種重要顯示終端，其中大屏幕LED點陣顯示屏在許多場合得以應用。大屏幕顯示所采用的技術比中小屏幕顯示難度更大，因為其屏幕大、LED點數多，要求在極短的時間內刷新每個點，使得其掃描速率必須非常高，所以只有設計合理的控制電路才能達到這個要求。本文著重解決大屏幕LED點陣顯示這一技術難題。通過采用自頂向下的設計思想，綜合運用高速CPLD、雙口RAM等技術和芯片，設計出了大、小屏幕皆適合的顯示控制電路。特別是利用單片機、CPLD與雙口RAM的無縫結合，將復雜的任務分配給不同的硬件處理，滿足了對實時性的要求。本系統不僅給大屏幕LED點陣顯示提供了優良的控制電路，而且為CPLD器件和EDA技術提供了切實的應用實例。其中，共享雙口RAM的應用，為高速總線與低速總線的通信提供了一個新的解決方案。
1 硬件設計
顯示系統由信號處理電路和掃描電路兩大塊構成，其系統原理框圖如圖1所示，實際電路框圖如圖2所示。微處理器MCU采用8 位單片機AT89C51，它通過串口接收來自PC機的待顯示數據。由于PC機串行總線標準RS232 的邏輯電平與單片機電路使用的TTL電平不同，所以PC機與MCU之間的通信數據必須經過RS232 電平轉換芯片MAX232進行轉換。從PC機接收到的數據存放在8K字節的電可擦寫內存EEPROM 28C64中，這樣可方便地隨時修改待顯示的信息，并且在掉電情況下不至于丟失數據。由于系統軟件要進行大批量的數據處理，所以擴充了單片機緩存區大小，采用了8K字節的外部靜態RAM 6264。
1.1 雙口RAM的應用
采用雙口RAM是本設計的一個主要特色。一般的RAM(如6116)只有一套地址總線、數據總線和控制總線，在同一時間只能執行同一總線操作。而標準雙口RAM有左側和右側兩套地址總線、數據總線和控制總線，可供兩套總線對其進行訪問。在本系統中，單片機通過共享的雙口RAM IDT7132與CPLD通信，單片機將數據寫入IDT7132中，而CPLD則從IDT7132中讀取數據并通過掃描邏輯電路輸出出去。
由于CPLD掃描模塊可以達到很高的掃描速率，而單片機的運行速度則相對較低，并且兩個模塊間需要有大量的數據交換，為此選擇雙口RAM芯片IDT7132SA35JS，它的速度等級是35ns，完全滿足兩個模塊實時通信的要求。雙口RAM是兩個數據模塊間的數據信道，必須是共享的，它在本設計中起到了關鍵作用。
1.2 基于CPLD的獨立掃描模塊
顯示部分的點陣模塊采用雙色LED共陰點陣模塊(實際上可顯示紅、黃、綠三色)。 8 塊8×8點陣模塊連接成32×32點陣。為易于控制，將公共接口作為行控制，且行的接地引腳經過一個開關三極管接地(設計中簡稱行掃描管)，實現對相應列的控制。因為一個行掃描管同時控制著一行中多個LED的通斷，所以它承載較大電流。以每個發光二極管流過的電流為10mA計算，一個128列的點陣屏中，每個行掃描管所承受的電流是10mA×128=1.28A,為此選用高速中功率達林頓管TIP127，它的集電極吸收電流最大可達5A，保證了行的驅動能力。由于顯示點陣的每一行都需要用一個三極管來控制，所以32×32點陣共需要32個TIP127。
行掃描電路采用通用數字電路譯碼輸出來控制。在32×32點陣顯示時，掃描輸出需要大量的I/O埠，而ATMEL公司生產的CPLD 芯片ATF1508AS15JC84(與ALTERA公司的MAX7128SLC84-15功能及封裝等完全兼容)的外部I/O埠不夠用，所以采用兩片CPLD，一片專用于行掃描，另一片用于讀取雙口RAM IDT7132中的數據并進行列掃描。
列掃描電路的功能是在選中某行時送該行對應的列數據，由于采用的是8位微處理器，一次只能送一個字節的數據，即每次只能掃描8列。本設計中，采用8550三極管矩陣驅動方式，從而節省了大量控制信號引腳資源。
獨立掃描模塊的功能是以雙口RAM 為中介將單片機送來的資料在LED 點陣顯示屏上顯示出來，其電路原理圖如圖3所示。單片機總線將處理好的待顯示數據存放在U5(雙口RAM IDT7132SA35JS中，然后U6(CPLD芯片ATF1508AS15JC84，用Verilog HDL語言編寫其總線讀邏輯)讀取存放在U5中的待顯示數據并驅動顯示屏。整個顯示屏為128×32點陣，一次掃描一個字節即8位，為此全屏顯示需要128×32÷8=512字節。將地址線A9R、A10R 接地，這樣只允許訪問U5中的低512K 字節。 CA0~CA8是CPLD 輸出到U5中的地址總線，CD0~CD7是從U5讀出數據的數據總線。 J1是行掃描信號接口，CH0~CH4 為行掃描計數器輸出信號，時鐘信號可從CLK 輸出給行掃描計數器。 J2為列掃描控制信號V0~V7輸出接口。 DR0~DR15為一色的列選通控制信號輸出，由于I/O端口引腳不夠，所以另一色的列選通信號采用譯碼電路譯碼輸出，用J3的四線輸出。 CON1為JTAG 接口，J6為時鐘源選擇接口，可接單片機的ALE信號，也可接有源晶振CR2的輸出。有源晶振CR2相當于一信號產生電路，只要其2腳接地，4腳接電源，3腳就有額定的輸出波形。
由于采用CPLD 設計掃描邏輯，所以掃描邏輯的關鍵不再取決于硬件連接，而是取決于芯片的設計。
1.3 基于單片機的通信與信號處理電路
本系統采用ATMEL公司的8位單片機AT89C52，主要完成數據處理、存儲和通信功能，其原理圖如圖4所示。
U4是AT89C51單片機;U3是地址鎖存器，用來鎖存單片機的低8位地址信號。因為要顯示的數據量很大，特別是當設計復雜的顯示效果時需要處理的資料量更大，而AT89C51內部緩存容量不足，所以擴展外部RAM，采用容量為8K字節的HM6264，即U7。 U2是容量為8K字節的EEPROM 28C64，用來存儲字模數據，而不用作程序內存。U5是雙口RAM，U1是將RS232電平轉換為TTL電平的電平轉換器。
PC機將欲顯示的字或圖形的點陣數據通過串口送到單片機，單片機將其存儲在EEPROM(U2)中，然后再根據顯示要求對這些數據進行特定的處理，處理完后存儲在雙口RAM(U5)的特定地址，供掃描模塊掃描取數進行顯示。為了便于編寫串行通信程序，使用振蕩頻率為11.0592MHz的晶振CR1 和C5、R1及SW1組成的復位電路。
2 軟件設計和編寫
2.1 主控電路CPLD芯片設計與調試
主控電路的功能是讀取雙口RAM中的數據并通過譯碼邏輯電路將數據顯示在LED點陣顯示屏的特定位置上。因為只用到單片機的一部分功能，所以使用CPLD芯片將MCU中的總線讀控制器及其外圍譯碼邏輯電路集成在一起。如若采用傳統方案，就必須采用多片芯片；而使用CPLD后，只用一片芯片就可以實現所要的功能。總線讀控制器是產生時序的電路，需根據內存的讀時序進行設計，只有保證正確的時序才能讀出數據。雙口RAM的讀寫時序和普通RAM的讀寫時序基本相同，如圖5所示。 CE(芯片使能)是片選信號，在片選信號從高變低之前必須輸出地址信號給雙口RAM，然后再用讀信號去控制OE(輸出使能)端，在OE信號由高變低后，數據總線上的數據有效，即可控制讀出數據并譯碼輸出。
復雜的時序電路用硬件描述語言描述，一般是用有限狀態機來描述。有限狀態機是時序電路通用模型，任何時序電路都可以表示成有限狀態機。從本質上講，有限狀態機是由寄存器與組合邏輯構成的時序電路，各個狀態之間的轉移總是在時鐘的觸發下進行的。針對圖5所示的讀時序，可列出如圖6所示的各種狀態的轉換圖。用Verilog HDL語言描述時可用帶有always語句的case語句建模，狀態信息存儲在寄存器中，case語句的多個分支包含每個狀態的行為。在這里將讀時序分為S0、S1、S2、S3四個狀態，其工作方式如下：
步驟S0在RAM的片選CE 使能之前輸出地址；
步驟S1選中RAM，輸出讀信號；
步驟S2行計數器輸出，讀出RAM的數據并反相輸出；
步驟S3片選禁止，讀禁止，地址計數器加1。
譯碼輸出邏輯電路主要是提取地址計數器的計數輸出。在某個狀態下，行地址計數器輸出低5位數據，位譯碼輸出高4位數據并譯碼輸出16個位選信號。
時序電路中一般留有復位信號，當復位端為1時，地址計數器復零，地址輸出復零，片選。讀控制信號置1，使狀態機回到狀態S0。
2.2 行譯碼CPLD芯片設計
行譯碼器的功能較主控電路來講相對簡單，它是將主控電路的行計數器輸出的6位二進制數據譯成32行的行選通信號，去控制行驅動管驅動行輸出。這是一個純組合邏輯電路，使用Verilog HDL 語言描述的always語句和case 多分支語句即可實現此功能。
2.3 單片機的C程序設計
在本系統中，單片機的功能主要是負責通信與數據處理。通信即通過串口接收來自PC機的數據并存儲在EEPROM中;數據處理即從EEPROM中取出數據并根據要顯示的效果進行軟件處理，再存放在雙口RAM中。在本系統中，因單片機及外圍電路只負責通信和數據處理，對實時性要求不高，因此用前后臺系統進行軟件設計就能達到要求。本系統采用嵌入式操作系統RTX51TNY(KEIL C平臺自帶的免費的微實時內核)。軟件主要由PROCESS.C和SERIAL.C兩個檔組成。PROCESS.C包含三個任務:任務0，初始化；任務1，靜態顯示；任務2，左移顯示。 SERIAL.C是串口中斷程序$靜態顯示的算法較簡單，只要將EEPROM中的字模數據存放到雙口RAM中的特定位置即可。左移顯示則需要將字模數據每個字節左移，然后存放在雙口RAM的特定位置。