臺(tái)灣創(chuàng)意電子（GUC）成功完成一款65納米高性能網(wǎng)絡(luò)交換處理器的設(shè)計(jì)，具有5000萬(wàn)門(mén)級(jí)和400兆赫茲的運(yùn)行速度。 創(chuàng)意電子使用Cadence Encounter數(shù)字實(shí)現(xiàn)系統(tǒng)設(shè)計(jì)出了大型、復(fù)雜的芯片，整體芯片設(shè)計(jì)時(shí)間實(shí)現(xiàn)了顯著的縮短。

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　　這些改進(jìn)是通過(guò)Encounter數(shù)字實(shí)現(xiàn)系統(tǒng)一流的設(shè)計(jì)規(guī)劃－裝配、高度可預(yù)測(cè)的區(qū)塊時(shí)序閉合流程，以及端到端多處理能力包括Superthreaded布線(xiàn)得以實(shí)現(xiàn)的。 另外，在這一層次化設(shè)計(jì)中通過(guò)采用自頂向下的時(shí)序預(yù)算編制和使用動(dòng)態(tài)時(shí)序建模技術(shù)的虛擬扁平方法學(xué)，創(chuàng)意電子獲得了良好的區(qū)塊級(jí)實(shí)現(xiàn)質(zhì)量，從而實(shí)現(xiàn)了一次迭代芯片集成成功。

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　　該65納米超高性能網(wǎng)絡(luò)交換處理器能夠在3GHz頻率進(jìn)行傳輸，并含有一個(gè)10Gigabit的附加單元接口（XAUI）,可實(shí)現(xiàn)高速互操作。 這一5000萬(wàn)門(mén)的設(shè)計(jì)被分割為18個(gè)區(qū)塊，最大的分區(qū)有1200萬(wàn)門(mén)。 因?yàn)榘酒?jí)原型和預(yù)算/分割的周轉(zhuǎn)時(shí)間（TAT）可在一天內(nèi)完成，設(shè)計(jì)師們得以專(zhuān)注于解決設(shè)計(jì)問(wèn)題，而不用再擔(dān)心工具的運(yùn)行時(shí)間。 較早完成的時(shí)序、面積和擁塞預(yù)估加上最低限度的用戶(hù)干預(yù)，使創(chuàng)意電子得以更快、更容易預(yù)測(cè)的方式完成布局規(guī)劃。

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　　為了應(yīng)對(duì)區(qū)塊級(jí)實(shí)現(xiàn)中的七個(gè)工藝拐角和兩種各不相同的約束模式，創(chuàng)意電子轉(zhuǎn)向使用Encounter數(shù)字實(shí)現(xiàn)系統(tǒng)的高性能區(qū)塊時(shí)序閉合流程。該流程使用流線(xiàn)型的軟件架構(gòu)能在端對(duì)端區(qū)塊實(shí)現(xiàn)上獲得運(yùn)行時(shí)間縮短，同時(shí)又能滿(mǎn)足苛刻的時(shí)序性能要求。 此外，創(chuàng)意電子還利用Cadence NanoRoute Router的superthreading能力，大幅縮短了該設(shè)計(jì)的布線(xiàn)運(yùn)行時(shí)間。 Encounter數(shù)字實(shí)現(xiàn)系統(tǒng)中的集成式Encounter時(shí)序系統(tǒng)簽收能力，還在實(shí)現(xiàn)和簽收間減少了迭代次數(shù)，帶來(lái)了更容易預(yù)測(cè)的收斂。