近日，在西安舉辦的2011中國半導體行業協會集成電路設計分會年會上，富士通半導體宣布其ASIC/COT業務部將在明年陸續推出兩套創新的55nm標準單元，可幫助中國便攜消費類終端IC設計公司以65nm的成本水平實現功耗大幅降低、性能堪比40nm工藝的設計，引起與會業內人士的高度關注，震撼全場。
據悉，富士通半導體這兩套新的55nm工藝是基于65nm技術而開發，可使客戶保護以往的投資。其中CS250L是基于對現有65nm后端工藝而優化的全新標準單元、SRAM，可使整體功耗降低20%，芯片面積則節省15%左右。最大的特點是全套65nm IP不需要重新做移植，GDS可以直接可以使用。
另一個全新的55nm工藝制程CS250S是富士通半導體通過獲得Suvolta公司的授權后合作開發的。它是一項革命性的創新技術，通過全新設計的DDCTM晶體管，可以將現有65nm的功耗降低到原來的一半，而性能不受到任何影響，同時可很好地改善工藝生產造成的功耗波動。
這兩項技術的推出，對于既要提高性能和增加功能，又要實現超長續航能力的智能手機、平板電腦等便攜式消費類終端應用具有非凡的意義，且能實現快速上市并控制開發成本。
圖1：富士通半導體ASIC/COT部門最新的55nm低功耗工藝 CS250L和CS250S即將上市。
承前啟后：55nm工藝非常適合中國市場
低功耗的要求促使芯片設計者不得不追逐最新的40nm和28nm工藝，但這意味著巨大風險和投入，無論是工藝還是IP的投入和成熟度都在一定程度上阻礙了許多想法轉變成硅片。
據富士通半導體公司ASIC/COT產品線高級經理劉琿介紹，從2010年開始已在中國看到越來越多的40nm設計，其中不乏幾千萬門級的智能終端IC。但正像劉琿指出的，40nm工藝超過百萬美元的一次NRE費用讓人著實“傷不起”，加上IP方面不菲的投資以及整合驗證，使得項目風險很大。因此在40nm時代，與像富士通半導體這樣有實力的ASIC設計公司合作以降低風險和成本是越來越多IC公司的選擇。富士通半導體公司早在2008年就推出了40nm ASIC模型和工藝技術，并在繼續開發28nm ASIC模型。已將40nm以下的設計制造委托給臺積電，兩者在產品質量和設計技術方面都已能很好地協同，形成了戰略合作關系，成為富士通半導體的一種服務優勢。
然而40nm工藝幾百萬美元的巨額投資和高風險還是令不少對成本非常敏感的消費類應用IC設計公司望而卻步，特別是實力本就不算強大的中國IC設計公司。但在蘋果iPad 2 A5處理器的“45nm召喚”下，中國廠商似乎不能停下追隨的步伐，想著如何迅速推出更高速度、更小占位面積、更低功耗的新一代IC，以便搶占市場先機。
如何以更低的投入最大化地利用主流的65nm工藝去設計產品是業界很多公司都在尋求的目標。富士通半導體即將推出的創新55nm工藝可以說恰逢其時，也使中國消費電子IC廠商又多了一種選擇，可不用急于往40nm節點冒進，在實現接近功耗的同時不僅能保護現有在65nm上的IP投資，而且NRE的費用仍像65nm一樣處于能承受的水平，因此非常適合中國的國情。
完整、經過驗證的IP加速上市時間
富士通半導體的ASIC/COT業務部門是一個完全獨立的業務部門，一直給人非常低調的印象。多年來，他們通過整合自身在半導體工藝技術、關鍵IP和先進設計方法論上的巨大優勢，一直在為包含終端消費類應用的IC客戶和高速網絡通信類的IC客戶提供可靠而又完整的ASIC解決方案和增值的服務。
早在上世紀90年代，該公司就在中國大陸開始推廣ASIC方案和設計服務，最初客戶以通訊和網絡IC公司為主。2006年，該公司又在中國開始推廣其日本代工廠的COT服務，以便為中國客戶提供90nm和65nm工藝的ASIC設計、IP、晶圓代工等多元化的服務，很多應用如衛星電視、CMMB等消費類應用芯片都是在富士通日本晶圓廠投片生產的（40nm以下設計是轉由臺積電代工）。從2008年開始起， 他們中國客戶中消費類電子IC廠商的比重逐年升高。
“我們深諳中國市場的風格，所以在服務上保持著靈活的風格，確保客戶更以滿意的性價比實現先進的ASIC設計和制造。”劉琿說，“另外，從晶圓代工、IP授權、設計服務以及封裝測試，我們強調的是一站式增值設計服務，可將客戶的成本、風險、上市時間降至最低。”
上市時間是消費類終端芯片產品取得成功的最重要因素，而迅速地整合IP資源是達到這一訴求的關鍵。富士通半導體提供非常完整的針對這類應用芯片的解決方案，提供諸如USB、HDMI、PCIE、SATA、MIPI、ARM CPU、AD/DA電源管理等諸多經過嚴格評估和量產驗證的IP。而這些IP大部分都是富士通內部開發的，如此省去了客戶為尋找各個IP而去和不同IP供應商談判的時間。從芯片的風險角度來講，一旦芯片出現IP的質量問題，客戶也無需為此而在各個IP供應商之間周旋。從成本角度，富士通半導體所提供的打包IP方案也會幫助節省客戶初期的IP 投入。
圖2：富士通半導體可提供完整、經過制造驗證的高品質IP。
上文提到的智能手機、平板電腦、智能電視等創新消費類終端應用需要有巨大的帶寬來支持，也就帶來通信網絡骨干網上傳輸設備技術的不斷革新的要求，從單模光纖傳輸10G到40G，再從40G到100G，未來還再向400G甚至一“太”比特的傳輸級別發展。
超高速模擬混合IP（55G-65G CMOS ADC/DAC IP）的面市使得承載更大通信帶寬的100G技術提前成為現實，助推整個產業革命。目前富士通是全球掌握此項技術領先的半導體廠商，通過整合富士通其他高速通信接口IP（Serdes）和全球化的設計資源，富士通半導體在光傳輸網領域成為全球最有競爭力的ASIC廠商之一。
據悉，目前已有多家世界頂級通信設備供應商使用了富士通的IP應用到100G網絡建構方案中，使得100G傳輸網在世界范圍內比預期提前2年實現商用。劉琿頗有感觸地說：“這也許不像Apple對我們生活的改變那么直觀，但是大家都知道，如今的世界就是一個構建在網絡上的世界，因此我可以自豪地說，富士通的ADC也是改變世界的幕后英雄！”
優勢的ASIC設計方法論（methodology）
本次富士通半導體推出的針對消費類終端的55nm創新工藝部分體現了富士通半導體在低功耗制程上所具備的優勢。對于通常都在上億門設計規模的100G網絡傳輸設備ASIC又該如何應對功耗方面的挑戰呢？
圖3:富士通半導體的動態電壓調整（DVS）設計技巧。
這類ASIC功耗都是幾十瓦，除了前面提到的那些低功耗技術肯定不足以解決問題，必須還有一些別的手段，比如Dynamic Voltage Scaling（DVS，動態電壓調整）。為實現DVS，富士通半導體開發了Process Monitor和Temperature Monitor的獨特技術。 Process monitor可以在每個block中加一個，并可以直接連到SPI總線上。Temperature monitor已經內嵌入富士通提供的ADC、DAC和高速接口中，只需在芯片上加一些控制算法就可以監控制程和溫度情況的變化，也可以用一些現成的片外芯片來控制。
有實例表明，使用了DVS的技術后，從fast corner到slow corner平功耗均都有20%多的降幅。而且fast corner和slow corner更加集中，對于封裝熱阻的考慮變得更加收斂。
對于其他很多挑戰諸如超高速信號的噪聲隔離，在芯片內、封裝上以及PCB板上富士通半導體都開發了很多獨特的抗噪技術，在與客戶一起合作的ASIC芯片中，富士通的這些技術和經驗可幫助客戶在最短的時間設計出最可靠的芯片。
圖4：富士通半導體ASIC/COT全球的設計團隊分布情況和大致服務流程。
劉琿介紹說，富士通半導體ASIC/COT部門在美國、歐洲、日本、新加坡、中國上海、香港都設有設計中心，可實現優勢設計方法論、技術資源的共享，以便更好地為本地客戶提供可直接面向制造的可靠設計服務。