CPLD是由GAL（通用陣列邏輯）發(fā)展而來，它通常由大量可編程邏輯宏單元圍繞一個位于中心的、延時固定的可編程互連矩陣組成。其中可編程邏輯宏單元結(jié)構(gòu)復(fù)雜，具有復(fù)雜的I/O 單元互連結(jié)構(gòu)，可根據(jù)用戶需要生成特定的電路結(jié)構(gòu)，完成特定功能。由于CPLD 內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，因此從輸入到輸出的布線延時容易計算得到。可預(yù)測延時的特點(diǎn)使CPLD 便于實(shí)現(xiàn)對時序要求嚴(yán)格的電路設(shè)計。
    Altera的MAX II系列CPLD是高密度、高性能的CPLD，采用了Altera的第二代MAX架構(gòu),采用浮柵EEPROM設(shè)計。結(jié)構(gòu)中包括邏輯陣列模塊(LAB)組成的陣列、可編程互連陣列口(PLA)和可編程I/O模塊陣列。每個LAB包括36個輸入端、16個輸出端和16個宏單元，每個宏單元包括處理組合和時序運(yùn)算的組合邏輯和觸發(fā)器。設(shè)計采用MAX II系列的EPM240T100 器件，該器件支持1.8 V、2.5 V、3.3 V、5 V CMOS TTL等多種電壓，工作頻率可達(dá)151．5 MHz，符合IEEE 1149.1 標(biāo)準(zhǔn)支持JTAG 在線編程，具有較好的保密性能。開發(fā)環(huán)境使用Altera的MAX+Plus。支持多種設(shè)計輸入，除原理圖外還可以通過VHDL Veriiog HDL和Altera Hardware Description Language (AHDL)。Verilog HDL語言是一種硬件描述語言，能形式化地抽象描述電路的結(jié)構(gòu)和行為，支持邏輯設(shè)計中層次與領(lǐng)域的描述，具有電路仿真與驗證機(jī)制以保證設(shè)計的正確性，用于算法級、門級和開關(guān)級的建模。CPLD(復(fù)雜可編程邏輯器件) 因其屬于大規(guī)模在系統(tǒng)可編程專用集成電路而且具有高密度、高速度、高可靠性等特點(diǎn)。因此CPLD 應(yīng)用于高速數(shù)據(jù)采集系統(tǒng)可大大提高系統(tǒng)設(shè)計的靈活性,提高系統(tǒng)的可擴(kuò)展性。由此選擇了EPM240T100 器件設(shè)計了基于CPLD 的本安型高速多通道數(shù)據(jù)采集系統(tǒng)。
1 系統(tǒng)結(jié)構(gòu)原理框圖和主體設(shè)計思想
    本系統(tǒng)主要處理礦區(qū)本安型模擬輸入信號、數(shù)字量開入開出信號。這里的本安型信號主要是一些電流型開關(guān)量信號和電流型頻率型模擬量信號，其中電流型開關(guān)量信號：0～0.2 mA 對應(yīng)“斷”，0.8 mA～2 mA 對應(yīng)“關(guān)”， 4 mA～6 mA 對應(yīng)“開”,有別于普通的開關(guān)量信號；普通型開關(guān)量只有開關(guān)兩種狀態(tài)而本安型開關(guān)量信號有三種三態(tài)識別，即除了能檢測信號的“有效/無效”外，還應(yīng)該能判別故障和斷線狀態(tài)要求。本系統(tǒng)的總體圖如圖1所示。

    由圖1可以看出本系統(tǒng)主要由CPLD和信號預(yù)處理電路組成，整體結(jié)構(gòu)非常簡潔明了。圖中本安型模擬輸入信號、數(shù)字量開入開出信號需經(jīng)信號調(diào)理電路進(jìn)行處理后變成TTL電平信號再供CPLD進(jìn)行處理。預(yù)處理電路主要完成電流電壓轉(zhuǎn)換及信號隔離。主要的開入、開出、模擬量處理全部由CPLD完成，同時CPLD還將完成與上位機(jī)用PC104ISA接口進(jìn)行信息交換任務(wù)。CPLD 將開入信號及模擬信號采集進(jìn)來并存儲,將上位機(jī)送來的開出信號寫到開出電路上去。如此循環(huán),完成模擬信號，開入開出高速信號處理。
2 系統(tǒng)硬件原理設(shè)計及主要芯片介紹
    本采集系統(tǒng)前端模擬量及開關(guān)輸入量預(yù)處理電路部分原理圖如圖2所示。

    它由電流取樣電阻R5、電流分析電路U6、隔離電路O5組成,其中U6A的正輸入端接電流信號的“+”端、U6A的負(fù)輸入端接參考電壓構(gòu)成電流窗口比較器進(jìn)行信號采集，U6B完成本安信號的故障判別和斷線狀態(tài)判別。O5光耦起到信號隔離增強(qiáng)抗干擾能力，光耦輸出信號供CPLD進(jìn)行采集處理。開關(guān)輸出量預(yù)處理電路部分原理圖如圖3所示。

    CPLD處理部分電路主要由系統(tǒng)時鐘振蕩電路、CPLD電路、電源去耦電路等組成。由于采用了EPM240T100 復(fù)雜可編程邏輯器件使得系統(tǒng)設(shè)計簡單明了，同時由于EPM240T100又具有在線可編程特性，使得系統(tǒng)在升級或增加新功能時應(yīng)用非常方便。
3 CPLD程序設(shè)計
    CPLD程序設(shè)計包括采集處理模塊和PC104接口模塊兩部分。這里主要介紹采集處理模塊程序。
3.1 CPLD 內(nèi)部固件設(shè)計
    數(shù)據(jù)采集系統(tǒng)的CPLD 內(nèi)部固件設(shè)計采用Altera公司的Quartus II 8.0軟件為開發(fā)工具,使用Verilog HDL語言設(shè)計固件程序,設(shè)計主要包括:頻率采集模塊處理程序、開入量處理程序、開出量處理程序、PC104接口處理程序。
3.1.1 頻率采集模塊處理程序
    頻率采集信號經(jīng)預(yù)處理電路進(jìn)行分析比較隔離處理后,有效脈沖信號送到CPLD頻率采集模塊,頻率采集模塊對脈沖信號進(jìn)行邊沿判別和脈沖計數(shù)并將計數(shù)內(nèi)容保存到頻率計數(shù)保存寄存器中，等待上位機(jī)讀取。頻率采集模塊仿真圖如圖4所示。

3.1.2 開入量處理模塊
    開入量信號經(jīng)預(yù)處理電路進(jìn)行分析比較隔離處理后,直接被CPLD采樣將開入信息狀態(tài)及有效/無效判斷為一并存儲到開入量保存寄存器中，等待上位機(jī)讀取。
    開入量信號模塊仿真圖如圖5所示。

3.2 開出量處理程序
    開出量信號處理模塊接受從上位機(jī)下發(fā)的開出量信息并將其輸出到開出調(diào)理電路產(chǎn)生所需的本安型開出信號。
    開出量模塊仿真圖如圖6所示。

    該本安型礦用數(shù)據(jù)采集系統(tǒng)已經(jīng)應(yīng)用到煤礦礦用通信分站系統(tǒng)中,成功地完成了對頻率信息、開入量信號、開出量信號的采集處理。通過采用CPLD 技術(shù)極大地提高了系統(tǒng)的可靠性、靈活性。
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