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基于VHDL的通信編碼波形的設(shè)計(jì)與仿真

中電網(wǎng)

何曉靚，李宏，景宇富

西安石油大學(xué)電子工程學(xué)院

摘要： 信號(hào)傳輸一般可分為兩大部分：編碼與解碼。其中編碼要求根據(jù)所傳輸信號(hào)特點(diǎn)選擇合適的編碼方式。由于不同的信號(hào)在不同的環(huán)境中進(jìn)行傳輸，受到的干擾是不同的，而選擇合適的編碼方法可以最大限度的避免干擾，使通信更加順暢、更加準(zhǔn)確。

關(guān)鍵詞： VHDL 編碼方式信號(hào)傳輸 FPGA

Abstract：

Key words :

引言

信號(hào)傳輸一般可分為兩大部分：編碼與解碼。其中編碼要求根據(jù)所傳輸信號(hào)特點(diǎn)選擇合適的編碼方式。由于不同的信號(hào)在不同的環(huán)境中進(jìn)行傳輸，受到的干擾是不同的，而選擇合適的編碼方法可以最大限度的避免干擾，使通信更加順暢、更加準(zhǔn)確。

要實(shí)現(xiàn)不同的編碼方式關(guān)鍵是要找到合適的算法，并且要求算法必須簡潔亦兼容。筆者在這里主要采用了對(duì)比、聯(lián)合和模塊化的設(shè)計(jì)方法，使每一種編碼成為一個(gè)獨(dú)立模塊，但又共用同一個(gè)或多個(gè)時(shí)鐘。由此，大大節(jié)約了程序的存儲(chǔ)空間，減少了程序的調(diào)試時(shí)間。

文章將用VHDL設(shè)計(jì)八種常用的編碼方式，并運(yùn)用ALTERA公司的QUARTUSII設(shè)計(jì)軟件進(jìn)行仿真調(diào)試。QUARTUSII設(shè)計(jì)軟件是一款開放、與結(jié)構(gòu)無關(guān)、多平臺(tái)、完全集成化、豐富的設(shè)計(jì)庫、模塊化工具、支持各種HDL、有多種高級(jí)編程語言接口的非常先進(jìn)的EDA工具軟件。另外，超高速硬件描述語言VHDL具有強(qiáng)大的語言結(jié)構(gòu)、多層次的描述功能、良好的移植性和快速的ASIC轉(zhuǎn)換能力，支持硬件的設(shè)計(jì)、綜合、驗(yàn)證和測試。因此，應(yīng)用VHDL設(shè)計(jì)通信編碼波形具有重要意義。

總體方案設(shè)計(jì)

方案總體設(shè)計(jì)如圖1所示。首先，在運(yùn)用VHDL編寫程序時(shí)必須遵照系統(tǒng)規(guī)則，按照系統(tǒng)庫函數(shù)調(diào)用，否則編譯將會(huì)產(chǎn)生問題。其次，考慮到分模塊編程，而每一種編碼方式的編程會(huì)用到不同頻率的時(shí)鐘，因此要將系統(tǒng)時(shí)鐘二分頻、四分頻和八分頻，以備需要。然后就是要設(shè)計(jì)選擇模塊，方便對(duì)八種編碼的自由選擇。再進(jìn)行各個(gè)編碼模塊的VHDL編碼，進(jìn)而可以逐個(gè)編譯仿真。最后，當(dāng)每一個(gè)模塊編譯仿真通過后，就是要將每一個(gè)獨(dú)立模塊程序整合在一起，形成總的編碼程序，并且調(diào)試總程序。

圖1 總體設(shè)計(jì)流程圖

單元模塊設(shè)計(jì)及調(diào)試

分頻模塊

工作原理

所謂分頻，就是將一個(gè)給定頻率較高的數(shù)字輸入信號(hào)，經(jīng)過適當(dāng)?shù)奶幚砗?，產(chǎn)生一個(gè)或數(shù)個(gè)頻率較低的數(shù)字輸出信號(hào)。分頻本質(zhì)上是加法器的變化，其計(jì)數(shù)值由分頻常數(shù)N=fin/fout（fin是輸入頻率，fout是輸出頻率）決定，其輸出不是一般計(jì)數(shù)器計(jì)數(shù)結(jié)果，而是根據(jù)分頻常數(shù)對(duì)輸出信號(hào)的高、低電平進(jìn)行控制。

軟件設(shè)計(jì)

下面設(shè)計(jì)一個(gè)對(duì)輸入時(shí)鐘信號(hào)進(jìn)行2分頻、4分頻和8分頻的分頻程序。根據(jù)實(shí)際需要還可以設(shè)計(jì)分頻系數(shù)為2N的分頻器，只需要實(shí)現(xiàn)一個(gè)模N的計(jì)數(shù)器，再把模N的計(jì)數(shù)器的最高位直接付給分頻器的輸出信號(hào)，即可得到所需要的分頻信號(hào)。

分頻系數(shù)是2的整數(shù)次冪的偶數(shù)分頻器模塊圖如圖2所示。

圖2 2、4、8分頻器的RTL模塊圖

此程序中rst為低電平有效，若實(shí)現(xiàn)2分頻電路則輸出最高有效位count(0)，4分頻電路輸出最高有效位count(1)，依次類推，8分頻輸出最高有效位count(2)。

在MAX-plusII環(huán)境中編譯仿真波形如圖3所示。

圖3 2、4、8分頻波形

選擇模塊

工作原理

此模塊是用于選擇信號(hào)的，作用就是當(dāng)輸入多路信號(hào)時(shí)，只選取其中一路輸出，其選擇依據(jù)是根據(jù)其地址線的信號(hào)，地址線有N條，就能制作2N選一選擇器。

軟件設(shè)計(jì)

根據(jù)選擇模塊的工作原理，應(yīng)用VHDL編寫的選擇器模塊圖如圖4所示。

圖4 選擇器的模塊圖

選擇器程序在QUARTUSII環(huán)境中編譯仿真波形如圖5所示。

圖5 選擇器波形

功能模塊

NRZ-L（不歸零碼）

NRZ-L(平)碼無論是“1”還是“0”時(shí)，相鄰碼元電平極性均不改變，即在4分頻的時(shí)鐘clk上升沿隨輸入信號(hào)din變化而輸出信號(hào)encoder-out。

具體VHDL模塊圖如圖6所示。

圖6 NRZ-L(平)的模塊圖

程序在QUARTUSII環(huán)境中編譯仿真波形如圖7所示。

圖7 NRZ-L碼波形

NRZ-M(信號(hào)差分碼)

NRZ-M信號(hào)差分碼，當(dāng)為“1”時(shí)相鄰碼元電平極性改變，“0”時(shí)相鄰碼元電極性不改變，即在時(shí)鐘clk為4分頻的上升沿遇輸入信號(hào)datain “1”而跳變，“0”保持輸出信號(hào)encoder-out。

具體VHDL模塊圖如圖8所示。

圖8 NRZ-M（信號(hào)差分碼）的模塊圖

程序在QUARTUSII環(huán)境中編譯仿真波形如圖9所示。

圖9 NRZ-M碼波形

NRZ-S（空格差分碼）

NRZ-S（空格差分碼），當(dāng)為“0”時(shí)相鄰碼元電平極性改變，“1”時(shí)相鄰碼元電極性不改變，即與NRZ-M(信號(hào)差分碼)恰好相反，clk為4分頻。

具體VHDL模塊圖如圖10所示。

圖10 NRZ-S（空格差分碼）的模塊圖

程序在QUARTUSII環(huán)境中編譯仿真波形如圖11所示。

圖11 NRZ-S碼波形

RZ(單極性歸零碼)

在歸零碼RZ中，碼元中間的信號(hào)回歸到0電平，因此任意兩個(gè)碼元之間被0電平隔開。當(dāng)為“1”時(shí)為“0”，當(dāng)為“0”時(shí)則為“0”，即輸入datain信號(hào)中間隔開，時(shí)鐘clk是2分頻，在上升沿遇“1”跳變，其它為“0”，輸出信號(hào)encoder-out。

具體VHDL模塊圖如圖12所示。

圖12 RZ（單極性歸零碼）的模塊圖

程序在QUARTUSII環(huán)境中編譯仿真波形如圖13所示。

圖13 RZ碼波形

積分曼徹斯特碼

曼徹斯特編碼是一種雙相碼。除了中間發(fā)生跳變外，當(dāng)為“0”時(shí)相鄰碼元電平極性改變，“1”時(shí)相鄰碼元電極性不改變，由于要將輸入datain信號(hào)中間跳變，故需兩個(gè)時(shí)鐘clk1、clk2，且clk1是4分頻，clk2是2分頻，都在兩時(shí)鐘上升沿遇“0”跳變，遇“1”保持，輸出信號(hào)encoder-out。

其具體VHDL模塊圖如圖14所示。

圖14 積分曼徹斯特碼的模塊圖

程序在QUARTUSII環(huán)境中編譯仿真波形如圖15所示。

圖15 積分曼徹斯特碼波形

雙相-M碼

雙相-M碼：除了相鄰碼元電平極性發(fā)生跳變外，當(dāng)為“1”時(shí)中間發(fā)生跳變，當(dāng)為“0”時(shí)中間不發(fā)生跳變，即時(shí)鐘clk1為4分頻，輸入信號(hào)datain相鄰碼元極性跳變，遇“1”時(shí)在時(shí)鐘clk1的上升、下降沿跳變，輸出信號(hào)encoder-out。

具體VHDL模塊圖如圖16所示。

圖16 雙相-M碼的模塊圖

程序在QUARTUSII環(huán)境中編譯仿真波形如圖17所示。

圖17 雙相-M碼波形

雙相-L碼

雙相-L碼，除了中間發(fā)生跳變外，當(dāng)為“1”時(shí)相鄰碼元電平極性改變，“0”時(shí)相鄰碼元電極性不改變，即需要2分頻時(shí)鐘clk1，datain信號(hào)中間遇時(shí)鐘clk1上升沿跳變外，且遇“1”相鄰碼元極性改變，“0”時(shí)不變，輸出信號(hào)encoder-out。

具體VHDL模塊圖如圖18所示。