流水線型A/D轉換器因其在功耗、精度上的優勢而廣泛應用于視頻處理、數字通信、數據采集、超聲和醫學成像等應用領域。比較器作為A/D轉換器中的關鍵模塊，已經成為決定A/D轉換器各項關鍵指標的重要因素之一。預放大鎖存比較器因為其精度、速度上的折中，以及較低的失調電壓與回饋噪聲，成為高精度子ADC中必不可少的一部分。

    目前多數40 MHz～50 MHz CMOS預放大鎖存比較器都是采用0.18 μm或0.35 μm的工藝進行設計。采用0.18 μm工藝設計的預放大鎖存比較器，其時延比較短，輸入失調電壓約在10 mV～30 mV之間，靈敏度在0.2 mV～0.3 mV，分辨率為6 bit～8 bit[1]。采用0.35 μm/3.3 V或2.5 V硅CMOS工藝設計的比較器，時延一般在230 ps～390 ps之間，失調電壓6.8 mV，回饋噪聲的毛刺峰值為6.35 mV[2-3]。為了平衡這些參數值之間的優劣，許多研究在預放大器輸入、增益和輸出等電路結構以及回饋噪聲的隔離上進行了設計[2]。如采用交叉耦合負載、多級預放大的方式來提升預放大器的增益[3]，則可減少失調，從而獲得較好的精度。應用電容中和、電路隔離等方式來降低回饋噪聲[3]。本文對所設計的預放大鎖存比較器延遲時間進行了詳細的理論建模和分析，在此基礎上著重對鎖存器的延遲時間、失調電壓和回饋噪聲進行了優化設計。
1 電路時序及原理
    根據所應用的流水線工作原理可知，奇數級中的比較器必須在偶數級進入保持階段前輸出比較結果，以便控制偶數級產生保持所需要的電壓余量，整個電路在兩相不交疊時鐘控制下工作。本文設計的流水線采樣頻率為50 MHz，時鐘周期為20 ns，其中φ1、φ2為開關電容電路的非交疊時鐘，為了減少電荷注入效應(饋通效應)，同時需要φ1a、φ2a作為提前關斷時鐘。當φ1為高電平時，偶數級MDAC進入保持階段，因此比較器必須在φ2a下降沿與φ1上升沿的時間內完成比較并輸出比較結果。本文中的非重疊時鐘，其中φ1、φ2的非重疊時間及φ2a的下降沿提前時間均為0.3 ns，故比較器最大延遲時間為0.6 ns。
    圖1為所設計預放大鎖存比較器的開關電容輸入電路，當φ1為高電平時，開關管S2、S3導通，固定判決電平Vrefp、Vrefn輸入開關電容電路，進行電荷存儲，其中Vcm為共模電平。當φ2為高電平時，開關管S1、S4導通，Vinp、Vinn輸入開關電容電路，產生預放大鎖存比較器所需差值輸入電壓。根據電荷守恒定律可得，預放大鎖存比較器的輸入電壓為：
   

 

3 仿真結果及分析

    本文采用TSMC 0.35 μm/3.3 V工藝設計了預放大鎖存比較器核心電路。在Cadence環境下采用spectre對其進行仿真，時鐘頻率為50 MHz，電源電壓為3.3 V，共模電壓為1.65 Ｖ。
    圖5(a)、(b)是M12～M15兩個交叉耦合反相器PMOS、NMOS管寬度比值k不同時，預放大器鎖存比較器鎖存延遲時間仿真結果。其中，Vo1為點線，Vo2為虛線，φ2a為實線。從圖中可以看出，當k=1時，鎖存器的延遲時間tp=370.4 ps；當k=3時，鎖存器的延遲時間tp=452.8 ps，二者相比，前者明顯減小了18%左右。最終整體仿真結果表明比較器的總延遲時間約為388tp ps。

    圖6（a）、（b）中實線與虛線分別給出了加入中和電容前、后預放大鎖存比較器回饋噪聲仿真結果，其中(a)為輸入最大差分電壓1.25 V時的仿真結果，(b)為輸入差分電壓30 mV時的仿真結果。從圖中可以看出，加入中和電容前，(a)中回饋噪聲峰峰值約為23 mV（-14 mV~9 mV），(b)中回饋噪聲峰峰值約為13.8 mV(-7.5 ｍＶ～6.3 mV)；加入中和電容后，(a)中回饋噪聲峰峰值約為8.5 mV（-4.3 mV~4.2 mV），(ｂ)中回饋噪聲峰峰值約為0.14 ｍＶ(-0.06 mV~0.08 mV)，可見回饋噪聲得到了有效的抑制。

      本文經過100次Monte Carlo模擬仿真后，通過Matlab對比較器失調電壓分布進行了仿真。仿真結果表明，比較器失調電壓的均值為4.92 mV，標準差為4.01 mV，分布在-14 mV~15 mV之間；比較器的輸入范圍為-1 V~1 V，其分辨率達到了6位。本文所設計的預放大鎖存比較器滿足各項設計指標，適用于采樣速率為50 MS/s的高精度開關電容流水線ADC。
參考文獻
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