目前，電子產(chǎn)品功能日益復(fù)雜，信號(hào)頻率不斷提高，給設(shè)計(jì)工程師帶來了越來越多的挑戰(zhàn)，“工欲善其事，必先利其器”好的設(shè)計(jì)工具可以幫助工程師提升設(shè)計(jì)效率、加速產(chǎn)品面市，不過，設(shè)計(jì)工具未來應(yīng)對(duì)產(chǎn)品復(fù)雜性也在不斷升級(jí)日益復(fù)雜，要發(fā)揮設(shè)計(jì)工具的優(yōu)勢(shì)，必須熟悉設(shè)計(jì)工具的使用，為幫助工程師提升設(shè)計(jì)技能，科通集團(tuán)首開“云培訓(xùn)”模式，讓工程師足不出戶輕松提高設(shè)計(jì)技能。
本次培訓(xùn)圍繞Cadence 16.5平臺(tái)產(chǎn)品展開，自2012年8月起，共開辦“云培訓(xùn)”6期，任何對(duì)cadence工具有興趣的設(shè)計(jì)工程師、大中專院校師生、設(shè)計(jì)愛好者都可以報(bào)名參與。報(bào)名者網(wǎng)絡(luò)注冊(cè)在線報(bào)名后，將在開始前會(huì)收到云會(huì)議系統(tǒng)發(fā)送的邀請(qǐng)，報(bào)名者按照密碼登陸即可參加培訓(xùn)。
科通集團(tuán)是Cadence公司在中國規(guī)模最大的增值代理商，科通也是Cadence公司唯一代理區(qū)域覆蓋全國，代理產(chǎn)品范圍覆蓋Cadence PCB全線（Allegro和OrCAD）的增值服務(wù)商。
Cadence本著“客戶第一”的開發(fā)理念，與客戶緊密合作，不斷開發(fā)升級(jí)Allegro&OrCAD企業(yè)級(jí)設(shè)計(jì)平臺(tái)，從而滿足客戶越來越復(fù)雜的電路設(shè)計(jì)需要。Cadence 16.5發(fā)布以后，在產(chǎn)品配置以及功能上都有了很大的改變，本次“云培訓(xùn)”就是讓大家更好的了解并學(xué)習(xí)Cadence 軟件，屆時(shí)，科通集團(tuán)將安排資深工程師與參與者互動(dòng)，所有培訓(xùn)均為免費(fèi)，歡迎大家注冊(cè)并參加。
培訓(xùn)內(nèi)容：
Capture CIS、PSpice、FPGA System Planner、Allegro PCB以及Allegro PCB SI培訓(xùn)。
以下是初步定下的培訓(xùn)時(shí)間，時(shí)間上如與培訓(xùn)老師的安排有沖突我們會(huì)提前郵件通知，所以請(qǐng)務(wù)必填寫正確的郵箱地址。
八月份培訓(xùn)安排
第一期：2012年08月07日14:00-16:00
capture 新功能瀏覽
PSpice A/D基本分析方法介紹
第二期：2012年08月14日14:00-16:00
capture CIS 功能瀏覽
PSpice A/D進(jìn)階分析方法介紹
第三期：2012年08月21日14:00-16:00
Allegro Component Placement設(shè)計(jì)
高速系統(tǒng)設(shè)計(jì)理論基礎(chǔ)（Cadence SI）
第四期：2012年08月28日14:00-16:00
Allegro Constraints Manager基本設(shè)置
信號(hào)完整性介紹-Cadence SI
九月份培訓(xùn)安排
第一期：2012年09月04日14:00-16:00
FSP 功能介紹
PSpice A/D分析的使用技巧
第二期：2012年09月11日14:00-16:00
FSP 庫管理設(shè)置
PSpice模型的創(chuàng)建
第三期：2012年09月18日14:00-16:00
Allegro Team Design應(yīng)用
Cadence 高速系統(tǒng)設(shè)計(jì)流程及工具使用I
第四期：2012年09月25日14:00-16:00
Allegro Routing and Glossing應(yīng)用
Cadence 高速系統(tǒng)設(shè)計(jì)流程及工具使用II
十月份培訓(xùn)安排
第一期：2012年10月02日14:00-16:00
FSP 實(shí)例演示
PSpice AA 高級(jí)分析工具的使用
第二期：2012年10月09日14:00-16:00
Cadence SI 實(shí)例分析（DDR II）
PSpice常見問題解決以及16.5新功能介紹
第三期：2012年10月16日14:00-16:00
高速串行差分信號(hào)仿真分析
Allegro Differential Pairs約束設(shè)置
第四期：2012年10月23日14:00-16:00
Allegro User Preferences Editor介紹
Cadence應(yīng)用常見問題答疑
參加對(duì)象：
原理圖工程師
PCB 工程師
信號(hào)完整性工程師
FPGA工程師
報(bào)名方式：
1. 點(diǎn)擊網(wǎng)上注冊(cè)頁面地址http://www.comtech.com.cn/cn/RegistpagePCB2012.asp ，進(jìn)行登記注冊(cè)即可。
2、聯(lián)系方式：
陳敏敏
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