摘 要： 為了加快陣列乘法器的運算速度，降低延遲，提出了一種基于4選1多路選擇器的乘法器設計方案。這種方案在每一步運算中同時處理兩位操作數，使產生的部分積數量減少了一半，顯著提高了乘法器的運算速度。FSATA乘法器采用VHDL語言進行編碼，在Quartus上進行的仿真表明，相比于采用時序電路完成的設計，FSATA乘法器有更優的性能。
關鍵詞： 陣列乘法器；FSATA乘法器；多路選擇器；VHDL；Quartus
乘法器的設計與實現是計算機體系結構技術發展過程中重要的研究課題之一。在絕大部分的數字信號處理算法中，乘法操作都占有非常大的比例。隨著計算機技術以及計算密集型應用的快速發展，快速的數字乘法器的重要性越來越突出。
陣列乘法器由許多重復的結構單元構成陣列，特別適合于使用VLSI實現，是乘法器設計中廣泛采用的方法。針對如何提升陣列乘法器的運算性能，國內外的研究人員提出了很多優秀的設計方案。本文綜合考慮這些方案的優缺點，設計了一種基于4選1多路選擇器的陣列乘法器設計方案，一次并行處理多位操作數，使部分積產生的數量大大減少，加快了處理速度。
有限狀態機FSA（Finite State Automaton）是數字邏輯電路和數字系統的重要組成部分，能夠準確實現數字系統核心部件的設計，實現高效率高可靠性的邏輯控制。FSA的設計方案結構模式簡單、工作穩定可靠，并且使用VHDL描述時層次分明，易讀易懂。
由于基于FSA技術設計的控制器擁有極快的工作速度以及高可靠性等諸多優點，本文利用FSA的設計優勢，完成了FSATA乘法器的設計。通過仿真并與常用設計方案進行對比分析，驗證了FSATA乘法器有良好的性能。
1 相關工作
向淑蘭[1]等人提出了應用于數字信號處理器中的一種陣列乘法器的改進方法，通過調整部分積的分布位置，減少了垂直方向上部分積相加的延遲時間。其不足在于沒有比較功耗這一個在乘法器設計中的重要參數，而且隨著乘數位數的增長，其速度優勢逐漸減小。
胡正偉[2]等人提出一種多功能陣列乘法器的設計方法，能同時計算多種精度的乘法運算，實現了不同數制的乘法運算能共享硬件資源，大大提高了乘法器的性能。其不足之處在于其采用的超前進位加法器和流水線技術占用了大量的邏輯器件。
Dimitris Bekiaris[3]等人通過對操作數進行了截斷處理，提出了基于多路選擇器的陣列乘法器——Truncation Multiplier（TAM乘法器）的設計方案，有效規范了乘法器的設計結構，提高了乘法運算速度。但是選用的4選1多路選擇器還有待進一步優化，從而減少使用的邏輯器件數量。
其他對陣列乘法器的改進，從不同方面對陣列乘法器進行了改善，取得了很好的效果，但是仍有進一步改進的余地。基于華萊士樹的陣列乘法器通過壓縮部分積[4-6]，提高了運算速度，但是設計方案產生了不規則的電路連接布局。
本文對TAM乘法器設計的實現方法進行了改進，引入了有限狀態機，從單純的軟件設計的角度，提出了基于有限狀態機的陣列乘法器FSATA（Finite State Automaton Truncation）。
在VHDL原碼中可以不對狀態機進行編碼，在綜合過程中綜合器可以提供狀態編碼。狀態機編碼主要有以下5種編碼方式：①Johnson編碼：使用較少的觸發器，較多的組合邏輯。②Gray編碼：相鄰兩個狀態的編碼只有一位不同，減少了產生瞬變的次數。③One-hot編碼：使用較多的觸發器，較少的組合邏輯，雖然占用的資源較多，但其簡單的編碼方式簡化了狀態譯碼邏輯，提高了狀態轉換速度。④Sequential編碼。⑤Minimal bits編碼。
鑒于One-hot編碼能加快狀態轉換速度，該乘法器設計采用此編碼。
（4）一般FSA的VHDL描述包含4個部分：
?、僬f明部分：定義用到的參數的數據類型；
?、谥骺貢r序邏輯部分：負責狀態機運轉，在時鐘信號驅動下完成狀態之間的轉換；
③主控組合邏輯部分：根據狀態機外部輸入的狀態控制信號和當前狀態確定下一狀態的取值以及對外部或內部其他進程輸出控制信號的取值；
?、茌o助邏輯部分：配合狀態機的主控組合邏輯和主控時序邏輯進行工作，完善和提高系統性能。
根據提出的設計，共有7個進程同時并行執行，圖4所示為其中一個進程的運行情況。初始狀態S0，根據xiyi（i從1~n-1）的不同，分別到達狀態S1~S7，每一個狀態對應一個輸出，7個進程并行結束之后，順序完成各個數據的求和進程。
FSATA乘法器采用VHDL進行編碼，由兩個算法完成：狀態轉換算法和控制信號輸出算法。狀態轉換算法負責不同狀態之間的跳轉，算法描述如算法1。
4 仿真實驗
4.1 實驗主要評測指標
電路測試中常用的技術指標有：
?。?）邏輯器件數量：一個完整的電路設計所消耗的FPGA/CPLD或者專用集成芯片上的邏輯資源數量，也即所消耗的空間資源，有時也用芯片面積作為衡量指標。
?。?）運算延遲時間：完整的進行一次運算所需要的時間，即所占用的時間資源，一般以納秒為單位。
（3）功耗：隨著集成電路技術的快速發展，功耗問題日益突顯，成為電路設計中一個重要評估參數。CMOS是集成電路設計中被廣泛采用的技術，在CMOS電路中功耗分為靜態功耗和動態功耗，公式如下[7]：
從表中可見相比于采用硬件電路設計的TAM乘法器，基于FSA的乘法器在各個乘法器的性能參數上都有明顯的優勢。
本文主要的創新點在于引入4選1多路選擇器并一次并行處理兩位操作數使產生的部分積數量大幅減少，同時使用有限狀態機對這種設計進行了實現，通過有限狀態機的快速狀態轉換與狀態合并，加快了運算速度并減少了邏輯部件的使用數量，使功耗也有所降低。
進一步的工作主要是針對更高位數據的乘法運算改進乘法器設計，隨著運算位數的增加，狀態變量也隨之增加，若想進一步提高運算速度，需要考慮更多位數的并行處理以及有限狀態機的狀態優化等問題。
參考文獻
[1] 向淑蘭，曹良帥.數字信號處理器中陣列乘法器的研究與實現[J].微電子學與計算機，2005，22（10）：133-136.
[2] 胡正偉，仲順安.一種多動能陣列乘法器的設計方法[D].計算機工程，2007，22（33）：23-25.
[3] BEKIARIS D， PEKMESTZI K， PAPACHRISTOU C. A high-speed radix-4 multiplexer-based array multiplier[C]. 2008 Proceedings of the 18th ACM Great Lakes symposium on VLSI. 2008.
[4] WALLACE C. A suggestion for a fast multiplier[J]. IEEE Transactions on Elect. Computers， 1964（13）：114-117.
[5] ITOH N. A 600-MHz 54x54-bit multiplier with rectangular-styled wallace tree[J]. IEEE Journal of Solid-State Circuits， 2001，36（2）.
[6] Ki-seon Cho. 54x54-bit radix-4 multiplier based on modified-booth algorithm[C]. Proceedings of GLVLSI’ 03， Washington， USA. April 28-29， 2003.
[7] HENNESSY J L， PATTERSON D A. Computer architecture： a quantitative approach[M].4th ed.北京：機械工業出版社，2007.