摘  要： 提出了一種基于觸發(fā)器行為的J、K激勵函數的最小化方法，并通過同步時序邏輯電路的設計來體現該方法的優(yōu)越性。
關鍵詞： J、K觸發(fā)器；激勵函數；同步時序邏輯電路

　在數字邏輯電路的設計中，遵循的設計準則是[1]：在保證所設計的時序邏輯電路具有正確功能的前提下，觸發(fā)器的激勵函數應該最小化，從而簡化電路結構，即使用較簡單且較少的門電路。簡化電路結構也可帶來減少電路面積、降低電路功耗、減低電路成本等一系列的優(yōu)點。因此，簡化電路是邏輯設計的主要目標。
用JK觸發(fā)器進行時序邏輯電路設計時，目前主要文獻介紹的方法是[2]：先求觸發(fā)器最小化的次態(tài)函數，再與觸發(fā)器的特性方程對比求J、K激勵函數。但大家會發(fā)現使用該方法不但非常繁瑣而且不能保證獲得的J、K激勵函數是最小化的。同時次態(tài)函數和J、K激勵函數對應關系不明顯，對于邊沿J、K觸發(fā)器的同步時序電路設計也變得無規(guī)律所尋。
　所以本文在深入分析J、K觸發(fā)器的激勵函數和次態(tài)函數關系的基礎上，提出了一種基于觸發(fā)器行為的J、K激勵函數的最小化方法[3]并結合次態(tài)聯合卡諾圖進行化簡，同時通過同步時序邏輯電路的設計來體現該方法對激勵函數最小化的簡便之處。



　（3）優(yōu)越性分析
　本次設計利用了次態(tài)聯合卡諾圖，設計更加精確合理。通過激勵函數最小化的方法使得設計的邏輯電路能達到最優(yōu)化。最后在檢驗自啟動功能時，無需將無效狀態(tài)對應的編碼代入次態(tài)函數表達式中計算次態(tài)，而只要根據聯合卡諾圖的分圖來檢驗自啟動，無需計算，準確又方便地描述了現態(tài)與次態(tài)的轉換關系。

通過認識目前對激勵函數最小化的不足，本文則從J、K觸發(fā)器的激勵函數和次態(tài)函數的關系出發(fā)，進一步結合次態(tài)聯合卡諾圖推導出了一種激勵函數最小化的方法。同時通過對邊沿J、K觸發(fā)器的同步時序電路設計表現了該方法的簡單可行。對于時序電路自啟動功能的檢查，無論涉及到同步時序電路還是異步時序電路，本文的方法都具有其獨特優(yōu)勢。
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