ΓОСТ18977和PTM1495規定通信中可以采用四種數據格式：二進制碼，二-十進制碼(BCD)、指令和標志碼,以及由字母、符號、數字組成的字符碼。這四種數據的發送和接收都要按照PTM1495規定的32位串行數據的方式進行。
2 CY7C68013簡介
　　CY7C68013是Cypress公司推出的USB2.0控制器。它包括帶8KB片上RAM的高速8051單片機、4KB FIFO存儲器以及通用可編程接口(GPIF)、串行接口引擎(SIE)、USB2.0收發器、6條可編程控制輸出線、9條地址輸出線、6條通用的準備輸入線(數據線寬可為8位或16位)，具有56引腳、100引腳、128引腳^[3]三種封裝規格。
　　CY7C68013外設交換數據通常采用Slave FIFOs(從設備)和GPIF兩種方式。GPIF為一個靈活的8位或16位的并行接口，由一個用戶可編程的狀態機驅動。
　　USB傳輸類型有控制傳輸、中斷傳輸、同步傳輸及塊傳輸。通常，塊傳輸用于傳輸大量數據的設備，而且對數據進行校驗和重傳。USB2.0版本支持高達480Mbps的傳輸速率，塊傳輸完全可滿足多通道總線接口卡的要求。
3 系統設計
　　系統硬件設計主體結構如圖1所示，主要由USB2.0接口器件CY7C68013-128PIN、雙端口" title="雙端口">雙端口RAM IDT7025、FPGA(Altera Cyclone系列EP1C12）、電平轉換器件HI8585和HI-8482組成。
3.1 雙端口RAM地址空間劃分
　　數據緩存的關鍵是雙端口RAM。本系統采用IDT7025，規格為8K×16位。考慮到數據傳輸無間隙的要求，將雙端口RAM分為讀、寫兩部分。其中前4K×16位用來存儲發送的數據，后4K×16位用來存儲接收的數據。由于對雙端口RAM可以同時讀寫，所以又將讀、寫RAM地址區各劃分為4部分，分別對應4個發送、接收通道。以發送通道1為例，其地址范圍為0x0000～0x03FF，在發送通道1內，又分為4個小部分，地址空間為0x0000～0x00FF，0x0100～0x01FF，0x0200～0x02FF，0x0300～0x03FF。當0x0000～0x00FF寫滿時，CY7C68013-128PIN將產生TXFULL信號，由FPGA讀取其雙端口RAM內的數據，同時發送數據可以存入下個地址空間0x0100～0x01FF，從而達到數據的無間隙傳輸。其他通道的RAM工作過程類似。圖1中的ADDR[7..0]L和PA[7..4]是CY7C68013-128PIN用來訪問雙端口的地址，ADDR[7..0]L為低8位，PA[7..4]為高4位；ADDR[11..0]R是FPGA用來訪問雙端口的地址。

3.2 FPGA邏輯功能
　　FPGA主要完成多通道協議IP核邏輯和自檢測" title="自檢測">自檢測邏輯^[4]。多通道協議IP核邏輯的主要功能是實現ΓОСТ18977標準，它既能接收經過轉換的、符合ΓОСТ18977標準的數字信號并將其送入CPU或其他設備，又能將CPU或其他設備發出的數字信號按照ΓОСТ18977標準的數據格式輸出。該IP核提供8通道同時收發，且每路通道數據傳輸相互獨立；每個通道可以單獨定義總線頻率及通道標志，可以選擇是否允許校驗，其校驗方式可單獨定義為奇校驗或偶校驗等。另外，IP核提供8、16、32位的CPU總線接口。本系統IP核采用4通道同時收發，16位CPU數據總線接口。自檢測邏輯主要是對板卡進行發送和接收通道功能自檢測。
　　由上述分析可知，FPGA的主要功能為：(1)實現多通道數據傳輸協議；(2)實現自檢測邏輯；(3)提供訪問IDT7025的控制信號、地址信號和數據；(4)對可能到來的4通道中斷信號排隊；(5)向USB提供數據滿信號(RAMRX1FULL等)、未滿信號（RXNOTFULL）和字計數器(COUNT[7..0])；(6)接收USB傳來的數據滿信號(TXFULL)、未滿信號(TXNOTFULL)、字計數器(PE[7..0])和RAM地址塊選擇信號(PA[7..4])；(7)提供與CY7C68013-128PIN內嵌8051CPU的接口。
3.3 ΓОСТ18977標準的接口
3.3.1 接口芯片選擇
　　由于ΓОСТ18977標準與相應的ARINC429總線的電平定義基本一致，區別僅在于ΓОСТ18977標準對接收端的公差稍小，所以接口器件選用HOLT公司的ARINC429總線接口芯片，完全可以滿足系統的要求。發送通道選用HI-8585，可將一路TTL信號轉換成雙極歸零制電平信號；接收通道選用HI-8482，可將兩路雙極歸零制電平信號轉換成兩路TTL信號。
3.3.2 供電方案
　　因為接口芯片HI-8585和HI-8482電源電壓工作在12V或15V，考慮到多通道收發對電源功率的要求，僅靠USB供電不能滿足系統的需要，因此本系統采用PS/2接口以輔助供電。
3.4 工作流程
　　本系統設計四通道同時收發，其過程相對復雜，考慮到各通道收發過程非常類似，所以僅以收發通道1為例介紹其流程^[5]。
3.4.1 數據發送工作流程
　　數據發送分為大批量數據發送和小批量數據發送兩種情況。(1)大批量數據發送：當發送數據達到256×16位時，CY7C68013-128PIN將產生數據滿信號(TXFULL)，PA[7..4]提供RAM數據塊選擇信號，FPGA通過這兩個信號讀取相應的RAM空間，得到256×16位數據。(2)小批量數據發送：CY7C68013-128PIN將產生數據未滿信號（TXNOTFULL），PA[7..4]提供RAM數據塊選擇信號，PE[7..0]提供數據字個數計數器，FPGA通過這三個信號讀取相應的RAM空間得到相應的數據。最后，FPGA通過多通道IP核完成數據發送。
3.4.2 數據接收" title="數據接收">數據接收工作流程
　　數據接收分為大批量數據接收和小批量數據接收兩種情況。(1)大批量數據接收：當接收數據達到256×16位時，FPGA將產生數據滿信號（RAMRX1FULL），CY7C68013-128PIN通過此信號啟動GPIF波形，連續讀取RAM空間內256×16位數據。(2)小批量數據發送：當FPGA內計數器連續檢測到N個時間間隙（N值取決于實時性要求，本系統為5）沒有數據接收時，將產生數據未滿信號（RAMRXNOTFULL），同時CHANNEL[3..0]提供RAM數據塊選擇信號,COUNT[7..0]提供數據字個數計數器，CY7C68013-128PIN通過這三個信號讀取相應的RAM空間得到接收的數據。接收的數據通過USB數據線傳送到PC機。
4 USB器件CY7C68013的設計
4.1 GPIF波形描述符" title="描述符">描述符的實現機制
　　GPIF是CY7C68013內FIFO的內部控制器。此方式下，接口內核可產生6個控制信號(CTL0～CTL5)、9個地址信號(ADDR0～ADDR8)，可以接收6個外部輸入(RDY0～RDY5)和2個內部輸入，還有時鐘信號IFCLK和可選的8位FD[7..0]或16位FD[15..0]數據總線^[6]。CY7C68013有四個波形描述符控制各個狀態，分別為單次讀、單次寫、FIFO讀、FIFO寫。這些波形描述符可以隨意配置給任何一個端點FIFO。每個波形描述符包含S0～S6 7個有效狀態和一個空閑狀態。在每個有效狀態對應的時間內，經過預先定義，GPIF可以做以下幾件事：(1)驅動（使高或使低）或懸浮控制信號；(2)采樣或驅動FIFO的數據總線；(3)增加GPIF地址總線值；(4)增加指向當前FIFO指針的值；(5)啟動GPIFWF(波形描述符)中斷。除此之外，在每個狀態，GPIF可以對下面信號中的任意兩個采樣：(1)RDY輸入端；(2)FIFO狀態標志位；(3)內部RDY標志；(4)傳輸計數終止標志位。然后把這兩個信號相與、相或、相異或，根據結果跳轉到其他任意一個狀態或延遲1～256個時鐘周期。當然也可以根據一個信號跳轉。每次波形描述符執行結束后必須跳轉到空閑狀態結束。在GPIF控制其總線進行傳輸的過程中，不需要CPU的干預，可直接通過FIFO與USB總線進行數據交換。在GPIF接口上同一時刻只能有一個波形描述符在執行，要更換波形描述符必須等到上個波形描述符執行完畢。
　　利用Cypress公司提供的GPIF Designer可以方便地生成波形描述符源文件GPIF.c，其主要包括初始變量的設置和GPIF初始化函數GPIFInit。本系統采用16位數據總線FD[15..0]、8位地址總線ADDR[7..0]、3個控制線(CTL0選通IDT7025的R/WL，CTL1選通CEL，CTL2選通OEL)。RDY[3..0]接收4個通道的接收滿信號RAMRXFULL[4..1]，另外PA[7..2]、PA0、PE[7..0]提供地址輔助信息。圖2為FIFO讀波形描述符。