明導國際(Mentor Graphics)宣布Mellanox Technologies已將全新Mentor Tessent 階層化ATPG解決方案標準化，以管理復雜度及削減其先進的積體電路(IC)設計生成測試向量所需的成本。高品質的IC測試需要大量的制造測試向量，Mellanox運用Tessent階層化ATPG，減少生成這些測試向量所需的處理時間和系統(tǒng)記憶體。
Tessent階層化ATPG流程采用分治法，即將整個ATPG任務分解為更小的模組，更加便于管理。每一個設計內核首先會單獨生成壓縮測試向量，然后再自動重定向到晶片級并合并，從而盡可能縮短測試時間。此時，將會生成用于頂層互連邏輯的壓縮測試向量。此技術可使需要大量運算的DFT步驟免于成為流片過程中的瓶頸，并且加強測試流程的可預測性。
相比在所有模組和頂層互連邏輯在晶片級運行ATPG，階層化ATPG方案可減少執(zhí)行時間和記憶體占用。一般而言，執(zhí)行時間可縮減5~10倍，而記憶體占用節(jié)省比例甚至更高。由于所有內核使用掃描通道方式的效率得到提升，階層化ATPG通常可使測試向量數(shù)量減少2倍，測試時間也相應得以減少。
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