0 引言

    壓縮感知理論(Compressed Sensing，CS)^[1]表明，若原始信號是可壓縮的或者在某個變換域是稀疏的，則可以在對信號進行采樣的同時實現(xiàn)壓縮，然后根據(jù)相應的重構算法由測量值重構原始信號。

    對圖像的壓縮感知采樣，可以用TI公司的數(shù)字微鏡器件(Digital Micromirror Device，DMD)很好地實現(xiàn)。美國萊斯大學(Rice University)的Richard G.Baraniuk等人提出了基于壓縮感知理論的單像素相機模型^[2]，該相機利用DMD作為測量矩陣實現(xiàn)對原始圖像的壓縮采樣。中科院空間中心的翟光杰教授團隊利用DMD作為測量矩陣完成了極弱光下隨機空間光調(diào)制，實現(xiàn)了單光子計數(shù)成像并取得了良好效果^[3]。

    DMD是由TI公司的科學家Larry Hornbeck和William于1987年共同發(fā)明的，是集光處理與微機電系統(tǒng)（Micro Electro-Mechanical System，MEMS）于一體的器件。因為其具有高分辨率、高亮度、高對比度、高可靠性、數(shù)字控制和響應時間短等優(yōu)點，DMD廣泛應用于數(shù)字光處理（Digital Light Procession，DLP）系統(tǒng)中。由于基于DLP的DMD灰度控制主要針對視頻應用，顯示幀頻一般在60 Hz～120 Hz，而對一幀百萬像素級的圖像進行壓縮感知采樣，需要進行幾萬甚至幾十萬次，所以這將非常耗時。國內(nèi)對DMD顯示控制研究較少，尚處于起步階段，所以深入研究DMD顯示控制技術具有重要的意義，將為相關科研工作提供重要的技術支撐。

1 壓縮感知理論與DMD

1.1 壓縮感知理論

    當M=O(KlnN)且測量矩陣滿足約束等距性（Restricted Isometry Property，RIP）準則時，可利用恢復算法高概率重構原始信號x^[4]。

1.2 DMD簡介

    DMD是將微鏡陣列與CMOS SRAM集成在同一塊芯片上的裝置^[5]。一塊0.7英寸的DMD分辨率為1 024×768，每個像素點都是一面可以轉(zhuǎn)動的鋁制微鏡。每塊微鏡尺寸為13.68 μm×13.68 μm，微鏡間間隔小于1 μm。微鏡固定在軛上，軛可以隨鉸鏈±12°轉(zhuǎn)動。通過在微鏡下面的RAM里存儲“0”或“1”來使電極對微鏡產(chǎn)生靜電吸引，實現(xiàn)微鏡的轉(zhuǎn)動。DMD像素結構圖如圖1所示。

    微鏡鏡面可以對入射光向兩個方向反射，微鏡處于+12°時，將光線反射至投影鏡頭或屏幕，表示二進制“1”；處于-12°時，將光線反射至光吸收器，表示二進制“0”，如圖2所示。

1.3 測量矩陣與DMD

    文獻[6]指出，要從M維的測量值高概率恢復N維原始信號，測量矩陣需滿足RIP準則。而RIP性質(zhì)的驗證是個組合復雜問題，不容易驗證。當矩陣Φ和稀疏基Ψ不相關時，A可高概率滿足RIP準則。高斯隨機矩陣與其他矩陣高概率不相關，所以Φ選擇高斯隨機矩陣時，可使得A在很大概率上滿足RIP準則。此外，二值隨機矩陣等也能使矩陣A滿足RIP準則，且重構誤差也較小。

    考慮到DMD的結構特點，每個像素點可表示“0”或“1”，測量矩陣選擇二值隨機矩陣比較容易實現(xiàn)，利用DMD觀測信號的過程如圖3所示。

    DMD表示“1”的像素點將光線反射至透鏡匯聚到探測器上，得到一個測量值y_i。DMD鏡面矩陣的一次探測相當于測量矩陣Φ的一行φ_i與信號x或θ相乘：

其中y_i（i=1，2，…，M）為一次測量值，經(jīng)過M次測量，得到向量y。

2 控制系統(tǒng)設計

    采用Xilinx公司的Virtex-5 XC5VLX50^[7]高性能FPGA作為DMD控制系統(tǒng)的主控芯片，完成與DMD接口芯片DDC4100^[8]和供電復位芯片DAD2000^[9]的通信，實現(xiàn)對DMD的控制。DMD芯片選用0.7 XGA 2xLVDS DMD^[10]，分辨率為1 024×768。為存儲DMD顯示所需的壓縮感知隨機矩陣數(shù)據(jù)，選用三星的DDR2 SDRAM M470T2864EH3芯片作為高速存儲器。控制系統(tǒng)在Xilinx ISE12.4環(huán)境下開發(fā)。控制系統(tǒng)組成如圖4所示。

2.1 隨機數(shù)發(fā)生器設計

    本系統(tǒng)的隨機數(shù)發(fā)生器由上位機實現(xiàn)。C標準庫中的rand()和srand()函數(shù)產(chǎn)生的偽隨機數(shù)是由seed值來確定的，而seed值若是固定的或者是可預測的，那么得到的隨機數(shù)序列也是固定的或可預測的，隨機性較差。Linux內(nèi)核實現(xiàn)了一個隨機數(shù)產(chǎn)生器，采用熵來描述數(shù)據(jù)的隨機性。一個系統(tǒng)的熵越大，有用信息量越少，不確定性越大。Linux內(nèi)核維護的熵池收集的是硬件設備產(chǎn)生的物理噪聲，事先不可預測，所以產(chǎn)生的隨機數(shù)序列質(zhì)量較高，理想情況下產(chǎn)生的是真隨機數(shù)。

    因此本系統(tǒng)從Linux內(nèi)核中獲取隨機數(shù)。通過調(diào)用Linux的read()系統(tǒng)調(diào)用讀取設備文件/dev/urandom中的數(shù)據(jù)，并將讀取到的數(shù)據(jù)模2取余轉(zhuǎn)換成二進制隨機數(shù)，最后將每8位二進制數(shù)合并成一個字節(jié)，保存在文件中備用。

    除此之外，用戶也可以根據(jù)需要，利用自己的算法生成隨機矩陣數(shù)據(jù)，利用上位機下載至DDR2中。

2.2 DDR2 SDRAM控制器設計

    為了滿足壓縮感知高速自動化測量，需要將大量二值隨機圖像存儲在高速存儲器中。Virtex-5系列FPGA能支持到第二代DDR，由此，本文選用DDR2作為存儲器來存儲矩陣數(shù)據(jù)。DDR2在時鐘的雙沿傳輸數(shù)據(jù)，采用4位預取技術。與第一代DDR相比，在相同的數(shù)據(jù)時鐘頻率下，DDR2內(nèi)核時鐘頻率降為原來的一半，功耗更低。DDR2的讀寫時序如圖5所示，寫時序與之類似。

    DDR2使用控制器提供的差分時鐘運行，命令在時鐘的上升沿被寄存。DDR2接口是源同步接口，雙向數(shù)據(jù)選通脈沖（DQS）與數(shù)據(jù)一起傳輸。DQS是一個隨路時鐘，在讀期間由DDR2發(fā)出，在寫期間由控制器發(fā)出。它與讀數(shù)據(jù)邊沿對齊，而與寫數(shù)據(jù)中心對齊。

    采用自頂向下的設計方式來設計DDR2 SDRAM接口控制器。頂層模塊包含時鐘/復位模塊、物理層、DDR2控制邏輯和用戶接口模塊。設計圖如圖6所示。

    時鐘復位模塊產(chǎn)生各模塊所需的時鐘信號CLK0、CLK90和CLKDIV0以及復位信號Reset，其中CLKDIV0是CLK0的二分頻。

    物理層是連接用戶接口、DDR2控制邏輯與DDR2的通道，包含DDR2初始化狀態(tài)機、讀時序校準和讀寫數(shù)據(jù)通道。系統(tǒng)復位完成后，物理層執(zhí)行上電初始化過程，然后執(zhí)行讀時序校準。校準完畢后，將初始化成功信號置位。

    DDR2控制邏輯用來產(chǎn)生地址信號、命令信號以及讀寫使能信號。

    用戶接口模塊包含有3個FIFO：地址FIFO、寫數(shù)據(jù)FIFO和讀數(shù)據(jù)FIFO，用于用戶指定讀寫地址和寫數(shù)據(jù)，以及用來讀取數(shù)據(jù)。

2.3 DMD控制器設計

    TI公司沒有公開DMD的時序資料，但是給用戶提供了DMD的接口芯片DDC4100以及供電復位芯片DAD2000，方便了控制系統(tǒng)的開發(fā)。系統(tǒng)上電后DDC4100對DMD進行初始化操作，初始化完成后FPGA通過DDC4100獲取DMD型號信息，并將數(shù)據(jù)和控制命令發(fā)送給DDC4100。DDC4100根據(jù)命令控制DMD實現(xiàn)數(shù)據(jù)的加載，并將命令信息傳輸給DAD完成DMD微鏡復位操作。DMD控制器設計圖如圖7所示。

    DMD控制器主要由時鐘模塊、控制模塊和數(shù)據(jù)通路模塊3個模塊組成。時鐘模塊為DDC4100提供差分時鐘信號DCLKIN_A和DCLKIN_B，控制模塊向DDC4100發(fā)送地址和命令信息，數(shù)據(jù)通路模塊將DDR2存儲的數(shù)據(jù)傳輸給DDC4100以供DMD顯示。

    對于分辨率為1 024×768的DMD，DDC4100可用的數(shù)據(jù)接口為DIN_A[15:0]和DIN_B[15:0]，均在時鐘雙沿讀入數(shù)據(jù)，一個時鐘周期共讀入64 bit數(shù)據(jù)，讀入一行數(shù)據(jù)需16個時鐘周期。DMD像素共有768行，分為16個塊，每塊48行。DMD數(shù)據(jù)加載和復位以塊為單位。DMD微鏡復位有4種模式：單塊模式、雙塊模式、四塊模式、全局模式。測量矩陣以全局模式顯示，全局數(shù)據(jù)加載和復位的時序如圖8所示。

    數(shù)據(jù)加載完畢后，在全局復位過程中，應將BLK_MD置為“11”，并將BLK_AD置為“10XX”。

3 結果驗證

    將設計好的控制器下載至開發(fā)板，以突發(fā)長度為4對DDR2進行讀寫操作。DDR2在時鐘雙沿讀寫數(shù)據(jù)，wr_data_rise和wr_data_fall均為64 bit，分別以全“A”和全“B”、全“C”和全“D”，然后再逆序，寫入DDR2，然后再從中讀取數(shù)據(jù)進行對比。圖9和圖10分別為用Chipscope在線邏輯分析儀在板子上實際抓取到的寫數(shù)據(jù)和讀數(shù)據(jù)，通過對比表明wr_data和rd_data相同，DDR2控制器可正確讀寫DDR2。

    為了便于觀察，將帶有“CS”字樣的矩陣數(shù)據(jù)寫入DMD，可以看出DMD可以正常顯示，如圖11所示。通過示波器觀測DMD控制器發(fā)出的同步信號，測得DMD的顯示幀頻達2 kHz，如圖12所示。

4 結論

    本文介紹了壓縮感知理論和DMD的結構原理，以及DMD與測量矩陣之間的關系。設計了基于FPGA的DMD二值顯示控制系統(tǒng)，實現(xiàn)了DMD二值高速顯示，為壓縮感知以及相關理論提供了技術平臺，對于推動DMD的應用具有重要意義。

參考文獻

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