目前，全球領先芯片制造商目前都在做著向10納米制程過渡的準備。同時，7納米甚至5納米工藝制程也引起業界的強力關注，尤其是為了避免4次圖形曝光光刻技術帶來的高昂成本，需要對于采用EUV光刻的成本效益進行評價。
采用遷移率更大的材料是個好思路
高通公司認為，從設計業角度首要關注的問題是瞬時和移動處理中持續的創新。在晶體管方面，由于10納米制造工藝與14納米十分相似，但是非常可能要改變溝道的材料。而到7納米節點時，將有更多創新的轉折點，包括在水平陣列中采用環柵(GAA)納米線，以及到5納米時不可避免要采用隧道FET和III-V族元素溝道材料和垂直納米線。顯然，未來器件的自熱問題(self-heating)將是很大的挑戰。不管如何，在形成晶體管結構的前道工藝中產業界已經有多個選項，情況相對比較樂觀，然而在后道工藝中的金屬互連等，未來將一定是工藝瓶頸。
IBM公司認為嵌入式存儲器中加速發展增加邏輯功能將帶來利益，作為一個特例，可通過芯片級的最優化來實現提高到系統級的功能。在7納米及以下的轉折點時將推動碳納米管(CNT)成為最小的功能器件。考慮到未來器件在芯片尺寸縮小方面會受到限制，必須采用新的材料與新的器件結構及多種技術進行集成。除此之外金屬互聯層技術方面的困難會越來越大，由于接觸面積的減少會導致接觸電阻的增加，進而影響電路。
格羅方德提出在5納米節點時的工藝技術目標如下：相比于7納米，面積可縮小50%;柵的間距為30納米及M1互連層的線間距為20納米。為了達成此目標，格羅方德的成本模型中需要采用0.5NA的EUV光刻設備。即便大部分光刻可以采用Directed Self-Assembly(DSA)自對準技術，然而為了減少掩膜的使用數量等需要EUV光刻及早地加入。
從器件功能看，無論采用FinFET還是納米線結構，目的都是為了增大晶體管的驅動電流，但是在移動應用中如何能實現?改變溝道材料，采用載流子遷移率更大的材料是個好思路，但是如何與硅平面工藝集成是一大挑戰。粗略的成本計算，如果要實現5納米工藝節點，而且要繼續推動晶體管增加和成本下降，必須使用EUV光刻，否則由于多次曝光技術需要的掩膜數量上升會增加許多成本。還有一個可行的辦法，采用7納米制程，再用堆疊技術把多層芯片堆疊在一起。
需要精細材料工程的配合
為什么靜電電壓指標成為未來器件的關鍵因素?它能擊穿PN結，使漏電流增大。由于在表面和同樣體積內PN結的靜電電壓太高，導致對于任何5納米節點器件的寄生效應會變得非常敏感。
在7納米時寄生電容會占到芯片總電容的75%。未來器件的趨勢是由平面2D到3DFinFET，再到納米線結構，意味著晶體管相對的表面積會成比例增加，導致對于表面缺陷以及界面陷阱極大地增加敏感性。隨著工藝尺寸越來越小，必須相應地降低工作電壓以及減少工作電流，最終結果是有效的載流子數量減少，而導致缺乏推動電路正常工作的能力。與III-V族FinFET工藝及納米線結構比較中已得到證實。由于2D平面CMOS柵的尺寸縮小已不可能持續，所以在5納米時必須采用3D垂直的晶體管結構，才可以保持柵長在20納米，以及柵間距在30納米。
從器件結構考慮在7納米以下時仍有許多不可知，或者不確定性，因此對于設備及工藝需要注意以下四個方面問題：
1.所有一切與界面相關需要精細材料工程的配合;
2.薄膜淀積可以采用原子層淀積(ALD)或者選擇性薄膜，甚至與晶格匹配的工藝;
3.采用干法，選擇性去除及直接自對準方法來定義圖形;
4.3D工藝結構意味著高縱橫比工藝及非平衡態工藝。
舉例來說，如非平衡態工藝用在單片快速熱退火(RTA)中，今天RTA的工藝時間僅納秒數量級，但是它提供了同樣的，甚至優于平衡態工藝的功能。在鈷襯銅線帶選擇性鈷帽的工藝中，它的載流子電遷移率與之前工藝最好結果相比可提高10倍，顯示采用精細材料工程可用來解決尺寸縮小帶來的器件功能退化問題。
晶體管密度增加仍有潛力
7納米及以下工藝必須采用新的材料，并能控制它。尤其在5納米制程時是原子級的精度，因此要開發新的技術，并能實現高的可靠性。未來器件尺寸越來越小要保持其功能的完整性，必須考慮從溝道、接觸、柵或者互連材料等方面改變。
半導體業在尺寸縮小及晶體管密度增加方面仍有大量的潛力。盡管二維縮小已達經濟上的極限，開始向三維結構過渡。為了持續地降低每個功能的成本，必須面臨異構集成中的許多挑戰，因此要求設計與制造更加緊密地合作。在CMOS工藝之后對于新的器件仍有眾多的候選者，如自旋電子或者隧道FET或者量子點結構。
為什么到今天為止，半導體業仍采用硅材料的CMOS工藝?因為它的生態鏈，包括從設計到制造仍具有經濟價值，能降低成本。可以認為采用CMOS工藝對于半導體業如同中了頭彩一樣。盡管多年來業界曾試圖拋棄它，改變CMOS工藝，然而實踐的結果都不成功。預測CMOS工藝仍將持續下去，直到原子級的極限。