文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.2016.02.008
中文引用格式： 張雷鳴，劉博，張金燦. 基于電感源極退化技術的高線性混頻器設計[J].電子技術應用，2016，42(2)：32-35.
英文引用格式： Zhang Leiming，Liu Bo，Zhang Jincan. Design of high linearity mixer using inductive source degeneration[J].Application of Electronic Technique，2016，42(2)：32-35.
0 引言
隨著工藝技術的發展，CMOS器件的尺寸以及功耗越來越小。為了便于攜帶，要求用于移動設備中的射頻集成電路具有較低的功耗。然而，由于線性度和功耗兩者之間的相互制約，高線性度設計逐漸成為目前CMOS射頻集成電路領域研究的重點和熱點[1-4]。
一般而言，由于混頻器的輸入信號功率遠大于低噪聲放大器的輸入信號功率，因此射頻接收機的線性度主要受限于混頻器，并使混頻器的線性度成為其較為重要的考量指標。目前，關于改進混頻器線性度的技術已經有了較多的研究成果。文獻[5]通過在晶體管本征柵源電容并聯電容，降低了三階交調分量IMD3的幅度。雖然該技術改進了三階交調點IIP3，但是額外的電容限制了電路的工作頻率。文獻[6]通過在開關級引入LC濾波電路，并利用濾波器降低了在本振頻率處開關級晶體管寄生電容的影響，實現了開關級線性度的提高，但改善非常有限。
本文采用一種全新的線性度提高技術，通過在跨導放大器級處引入電感源極退化方式的正反饋補償技術，提高整個混頻器電路的線性度。同時，通過引入電流注入技術[7-10]，改善電路的噪聲和增益性能。該混頻器采用TSMC 0.13 μm CMOS工藝設計，運用ADS2009U軟件對其進行仿真驗證，并進行了版圖設計。仿真結果表明，該混頻器在不影響其他指標的前提下，極大地提高了其線性度IIP3指標，使其達到8.6 dBm的高線性度。通過合理優化整體參數，噪聲系數僅為10.9 dB，增益高達14 dB，在同類混頻器設計中，性能指標較優。
1 線性度提高技術
由于有源混頻器的線性度主要取決于跨導級的線性度，因此本文在跨導級引入線性提高技術。圖1給出了本文所采用的跨導級電路圖，它由M1和M2組成的CMOS反相器、共柵晶體管M3、電流源M4和退化電感L1～L3組成。共柵晶體管M3作為輔助放大器，用于抵消作為主放大器的CMOS反相器所產生的三階交調分量IMD3。源極退化電感L1和L2用于輸入阻抗的匹配[5]，退化電感L3用于控制正反饋補償中的三階跨導分量。該電路通過主從放大器產生大小相等、相位相反的IMD3分量，并在其相加時抵消，從而改善了混頻器的線性度。
如圖1所示，輸出電流Iout的大小如下所示：
其中，I1、I2和I3分別是晶體管M1、M2和M3的漏極電流。由于跨導級是電路非線性特性產生的主要因素，將I1、I2和I3用泰勒級數展開式表達如下：
μn是器件的電子遷移率，COX是柵極單位面積電容量，VTHN是N型MOSFET的開啟電壓。式(5)的第一項代表偏置電流，第二項和第三項代表交流信號電流，第三項產生非線性失真。輸入信號Vgs越大，MOSFET所產生的非線性失真越明顯。
為了分析每一個電感源極退化放大器所產生的非線性效應，圖2給出了包含有退化電感的CMOS模型的電路圖。其中圖2(a)為共源結構的NMOS，圖2(b)為共源結構的PMOS，圖2(c)為共柵結構的NMOS。為了簡化分析，該模型忽略了對線性度影響較小MOS晶體管二階效應，如溝道長度調制效應、體效應，以及其他的寄生電容效應。由圖2可知，漏電流(I1、I2和I3)和輸入電壓(VRF)之間的關系表達式如下所示：
其中，Vgs1、Vgs2和Vgs3分別是MOS器件M1、M2和M3的柵源間電壓。
將式(2)～式(4)和式(7)～式(10)代入到式(1)中可得到[11]：
本文所采用的跨導級的輸出電流包含有基波頻率的二階和三階交調分量，較高階次的交調分量已經在計算過程中忽略。相應跨導級的輸入三階交調點IIP3可被表示為：
其中，一階跨導gm1是跨導級的基本增益。IMD3主要取決于三階跨導，而三階跨導由退化電感和工藝相關參數(k1、k2和k3)決定。為了便于分析與計算，僅將式(11)中每個跨導的前三項代入式(12)中，可得：
式(13)中一階跨導gm1的前兩項和第三項分別代表了主從放大器的基本跨導系數。式(13)表明：為了使混頻器具有基本增益，必須保證前兩項要大于第三項，而且，需要合理地設計退化電感的大小以抵消該跨導級的三階跨導項gm3，退化電感的取值應如下式所示[11]：
上式中電感L1和L2必須采用較小的數值，主要有三個方面的原因：(1)由于k1和k2是決定跨導級基本增益的主要因素，因此工藝相關參數k1和k2應相對大于k3；(2)較大的L1和L2使得式(13)的分母增加，惡化了跨導級的IIP3，且較大的L1和L2增加了電路芯片的面積，提高了設計成本；(3)L3的電感值基于式(14)進行選取，且鑒于L1、L2和L3也對電路的輸入阻抗造成影響，因而在取值的過程中也要兼顧電路的輸入阻抗，使其匹配到50 Ω。所以通過合理優化設計參數，本文所采用的跨導級電路可有效減小三階交調分量，得到較高的IIP3值。
2 工作原理與性能分析
圖3所示為本文所設計的混頻器電路圖，該混頻器基于折疊拓撲結構，其主要由四部分組成：跨導級(M1～M3)、開關級(M4～M5)、負載級(RL)和電流注入級(M6～M7)。通過引入電流注入結構，改善了混頻器的增益和噪聲特性。
此混頻器采用TSMC 0.13 μm CMOS工藝設計，運用ADS2009U軟件對其進行仿真，并完成了版圖設計。如上所述，在保證輸入阻抗匹配的前提下，盡量選擇較小的L1和L2的電感值，而且L3電感值的選取要滿足式(14)所示的條件，以抵消該跨導級的三階跨導項gm3，進而改善電路的線性度。
混頻器工作電壓為1.2 V，射頻輸入頻率2.45 GHz，功率-30 dBm；本振頻率2.35 GHz，功率0 dBm，工作電流為7.2 mA。輸入三階交調點的IIP3仿真結果圖如圖4所示。在本振功率為0 dBm時，其為8.6 dBm，線性度指標較優。圖5和圖6分別給出了噪聲系數NF和轉換增益隨著本振功率變化的仿真結果，在本振功率為0 dBm時，噪聲系數為10.9 dB，增益為14 dB。
圖7為該混頻器電路的版圖，版圖尺寸為0.71 mm×0.62 mm。表1給出了本文所設計的高線性度混頻器與以往文獻所設計的混頻器的比較結果。為了便于比較，給出了采用式(15)所示的歸一化FOM指標[12]。由該表可見，本文所設計的混頻器的綜合性能指標最優，FOM達到16.06 dB。
式中，G為增益，NF為噪聲系數，P為電路所消耗的功耗。
3 結論
本文通過理論分析，為抵消三階跨導分量，得到更高的線性度提供了設計方向。該跨導放大器最終應用于折疊結構式混頻器當中，以改善混頻器的線性度，并且通過引入電流注入技術改善電路的增益和噪聲。仿真結果表明，該混頻器達到IIP3=8.6 dBm的較高線性度，增益高達14 dB，噪聲系數僅為10.9 dB。通過與其他相關研究成果相比較可知，本文所設計的混頻器歸一化FOM指標最優，達到16.06 dB。
通過采用本文提供基于電感源極退化技術的高線性跨導放大器設計方法，并利用TSMC 0.13 μm CMOS工藝完成了某型號UWB射頻通訊芯片中的混頻器單元設計與仿真。目前，該混頻器電路芯片已下線，并利用多項目晶圓合作MPW項目進行了流片。
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