0 引言

    程控信號(hào)源作為遙測(cè)測(cè)試系統(tǒng)的一個(gè)重要組成，主要用來(lái)為測(cè)試系統(tǒng)提供模擬激勵(lì)信號(hào)給被測(cè)模塊。信號(hào)源無(wú)論是在教學(xué)、科研還是在部隊(duì)技術(shù)保障中，都有著廣泛的使用^[1]。目前現(xiàn)有的信號(hào)源發(fā)生裝置存在模擬信號(hào)源少、信號(hào)精度較低的缺點(diǎn)，這給測(cè)試人員對(duì)遙測(cè)系統(tǒng)進(jìn)行信號(hào)精度校準(zhǔn)帶來(lái)了困難。根據(jù)直接數(shù)字頻率合成(Direct Digital frequency Synthesis，DDS)技術(shù)的特點(diǎn)將其應(yīng)用于信號(hào)源系統(tǒng)中能顯著提高信號(hào)源的分辨率且降低研發(fā)成本。因此采用DDS技術(shù)設(shè)計(jì)一套多路相互電氣隔離的高精度程控信號(hào)源具有很大的實(shí)用價(jià)值和研究意義。

    為提高某軍工單位測(cè)試研發(fā)效率，本文基于FPGA設(shè)計(jì)并實(shí)現(xiàn)了一種至多128路輸出的相互電氣隔離的多種波形高精度程控信號(hào)源系統(tǒng)，該系統(tǒng)達(dá)到了±0.2% FS的高精度，大大縮短了遙測(cè)校準(zhǔn)信號(hào)精度的測(cè)試時(shí)間。

1 系統(tǒng)整體架構(gòu)

    本系統(tǒng)采用型號(hào)為EP2C20F484C8的FPGA芯片作為核心處理芯片，利用DDS芯片DAC902制作信號(hào)發(fā)生模塊，系統(tǒng)整體架構(gòu)如圖1所示。系統(tǒng)可分為上位工控機(jī)與下位機(jī)DDS信號(hào)源板卡,上下位機(jī)之間通過(guò)485總線實(shí)現(xiàn)數(shù)據(jù)傳輸。本系統(tǒng)將128路信號(hào)分成16個(gè)信源，每個(gè)信源的8路信號(hào)集成在一個(gè)DDS板卡中，不僅擁有獨(dú)立的電源和參考地，還采用磁耦芯片ADUM1412來(lái)確保每路信號(hào)之間的電氣隔離。每塊板卡上的8路信號(hào)通過(guò)繼電器開關(guān)矩陣進(jìn)行信號(hào)的擴(kuò)展切換。系統(tǒng)工作時(shí)DDS模塊首先經(jīng)由DAC902芯片產(chǎn)生低壓模擬信號(hào)，經(jīng)差分放大電路放大幅值后進(jìn)入到后端濾波放大電路進(jìn)行去除量化噪聲和進(jìn)一步調(diào)理放大，最終得到單路模擬激勵(lì)信號(hào)。在電路設(shè)計(jì)的關(guān)鍵部位均采用高精度電阻來(lái)保證轉(zhuǎn)換精度和增益精度滿足系統(tǒng)指標(biāo)。整個(gè)信號(hào)源系統(tǒng)通過(guò)DC-DC電源模塊供電，電源模塊為信號(hào)源系統(tǒng)提供+5 V、+12 V以及±15 V的電源。

    本信號(hào)源系統(tǒng)可以產(chǎn)生頻率范圍為0～8 kHz、幅值范圍為-35 V～+35 V的正弦波、三角波、上升鋸齒波、下降鋸齒波、直流電平和占空比可調(diào)的方波，所生成的波形可從至多128路中的任意一路或多路相互電氣隔離的通道并行輸出，信號(hào)輸出的幅值精度為±0.2% FS。

2 信號(hào)源硬件設(shè)計(jì)

2.1 DDS的工作原理

    頻率合成技術(shù)先后經(jīng)歷了直接模擬式、間接鎖相式(PLL)、直接數(shù)字式(DDS)3個(gè)發(fā)展階段^[2-3]。DDS的主要思想是從相位的概念出發(fā)合成所需要的波形^[4-5]。圖2為DDS原理框圖。

    N位累加器在時(shí)鐘fc的控制下以步長(zhǎng)K進(jìn)行累加，輸出的N二進(jìn)制碼與相位控制字P相加后的結(jié)果作為波形存儲(chǔ)器ROM的地址，然后對(duì)ROM進(jìn)行尋址后輸出D位的幅度碼S(n)，經(jīng)過(guò)D/A轉(zhuǎn)換器后變成階梯波n(t)，最后通過(guò)低通濾波器處理后得到所合成的波形信號(hào)。

    DDS技術(shù)的核心思想即在頻率控制字的控制下，將離散波形數(shù)據(jù)轉(zhuǎn)換成一定頻率的連續(xù)模擬信號(hào)。輸出頻率與頻率控制字及參考時(shí)鐘的關(guān)系可用式(1)表示^[6]：

式中f₀為輸出頻率，K是頻率控制字，N為一正整數(shù)，f_c為時(shí)鐘頻率。

    從式(1)中可以看出，當(dāng)K=1時(shí)，DDS模擬信號(hào)輸出最低頻率（即頻率分辨率）為f_c/2^N，而DDS模擬信號(hào)的最大輸出頻率則由Nyquist采樣定理決定，即f_c/2，也就是說(shuō)K的最大值為2^N-1。當(dāng)N的值固定時(shí)，只需改變K的取值，就可以改變輸出波形的頻率^[7]。通常情況下f_c為系統(tǒng)時(shí)鐘，所以頻率分辨率就只取決于N的取值。本系統(tǒng)中，為了提高系統(tǒng)的頻率分辨率，N的取值固定為32，系統(tǒng)參考時(shí)鐘f_c選為100 MHz，經(jīng)計(jì)算本系統(tǒng)的頻率分辨率約為0.023 2 Hz。

2.2 FPGA主控模塊

    本系統(tǒng)中，為了使相位和波形存儲(chǔ)器的地址能相互對(duì)應(yīng)，在折中的方式上選擇截取相位寄存器結(jié)果中的高12位數(shù)據(jù)作為存儲(chǔ)器尋址地址，這樣既節(jié)省FPGA片上資源，又可以保證波形精度。

2.3 D/A轉(zhuǎn)換單元設(shè)計(jì)

    經(jīng)由12 bit精度的DDS芯片DAC902產(chǎn)生的初級(jí)低壓模擬信號(hào)會(huì)輸出至差分放大電路進(jìn)行幅值放大，差分電路的結(jié)構(gòu)圖如圖3所示。

2.4 濾波放大電路

    在濾波放大部分，采用OP07芯片搭建的低通濾波器結(jié)構(gòu)作為前端運(yùn)放模塊進(jìn)行模擬信號(hào)的初級(jí)調(diào)理，輸出后的信號(hào)再作為后端共射電路的輸入進(jìn)行電壓放大。在本系統(tǒng)中，低通濾波器的選擇上采用二階巴特沃斯低通濾波器以獲得最大的平坦幅度效應(yīng)，同時(shí)解決由截取相位寄存器高12位數(shù)據(jù)作為存儲(chǔ)器尋址地址所帶來(lái)的量化噪聲。濾波放大電路原理圖如圖4所示。

    濾波方面考慮到設(shè)計(jì)的簡(jiǎn)便性，結(jié)構(gòu)上選用等容、等阻的設(shè)計(jì)方法，即令R₁₂=R₁₃=R，C₇=C₈=C。則一般的傳遞函數(shù)可由式(2)表示：

其中，電壓放大倍數(shù)濾波器系數(shù)a₁=ω_CRC(3-A_o)=1.41，b₁=(ω_CRC)²=1^[8]。為了滿足設(shè)計(jì)要求，本系統(tǒng)中給定轉(zhuǎn)折頻率f_c=80 kHz，R₆=1 kΩ，C=C₇=C₈=3.3 nF。功率放大器的放大倍數(shù)設(shè)定為10，因此還需在功放模塊進(jìn)行放大倍數(shù)的相應(yīng)調(diào)整。同時(shí)，電路圖中所示的電阻R₁、R₆、R₇、R₁₆采用高精度電阻來(lái)保證增益精度。

    在功放方面，采用互補(bǔ)推挽結(jié)構(gòu)功率輸出級(jí)的結(jié)構(gòu)，由運(yùn)放輸出的小電流信號(hào)經(jīng)OP07后輸出，再經(jīng)過(guò)后端的共射電路進(jìn)行電壓放大。反饋電阻R₁₃兩端并聯(lián)330 pF電容C₁，這樣能防止自激震蕩的發(fā)生。電路中上下對(duì)稱的兩個(gè)共射電路可以相互認(rèn)為是恒流源。在集電極部分采用的是UBE倍增電路來(lái)確保晶體管保持靜態(tài)導(dǎo)通，防止波形發(fā)生交越失真。

    考慮到電路中元器件需要承受較高電壓，所以系統(tǒng)中功放模塊設(shè)計(jì)了分立三極管與集成功放共同工作的放大電路。這里的集成功放芯片采用OP07芯片,NPN三極管采用2SC3298,PNP三極管采用2SC1306。 

2.5 波形ROM的實(shí)現(xiàn)

    在本設(shè)計(jì)中，相位累加器輸出的高12位數(shù)據(jù)作為波形ROM的采樣地址，進(jìn)行波形的相位與幅值轉(zhuǎn)換。12位的尋址ROM相當(dāng)于把0°~360°的模擬信號(hào)離散成具有2¹²=4 096個(gè)采樣值的序列，則4 096個(gè)采樣值的幅度以12位的二進(jìn)制數(shù)值固化在ROM中，按照地址的不同可以輸出相應(yīng)的信號(hào)幅度。

    波形采樣值通過(guò)特定的波形數(shù)據(jù)轉(zhuǎn)換軟件將6種不同的波形相應(yīng)轉(zhuǎn)換成6組對(duì)應(yīng)的4 096個(gè)波形數(shù)據(jù)寫入.c文件中，然后定制FPGA內(nèi)部集成IP Core實(shí)現(xiàn)波形ROM的功能。以上一級(jí)相位累加器所得相位結(jié)果作為波形ROM的地址，進(jìn)而將輸出波形采樣點(diǎn)的二進(jìn)制量化值傳給D/A轉(zhuǎn)換器作數(shù)模轉(zhuǎn)化。每次程序解包完成后，下位機(jī)會(huì)根據(jù)用戶需要配置的波形把SRAM中相應(yīng)波形的4 096個(gè)波形數(shù)據(jù)取出，4 096個(gè)波形數(shù)據(jù)取出會(huì)被放置在FPGA芯片上的ram_onchip中經(jīng)D/A轉(zhuǎn)換電路進(jìn)一步把數(shù)據(jù)轉(zhuǎn)換成相對(duì)應(yīng)的模擬信號(hào)。

3 信號(hào)源軟件設(shè)計(jì)

3.1 下位機(jī)軟件

    下位機(jī)軟件實(shí)現(xiàn)的功能是接收上位機(jī)通過(guò)485總線發(fā)送的配置指令數(shù)據(jù)包，根據(jù)制定好的通信協(xié)議按照相應(yīng)的算法對(duì)數(shù)據(jù)包進(jìn)行解析后比對(duì)CRC校驗(yàn)碼和下位機(jī)板卡ID，并將有效的參數(shù)配置指令發(fā)送給對(duì)應(yīng)ID號(hào)的DDS板卡，進(jìn)而實(shí)現(xiàn)對(duì)16塊下位機(jī)DDS板卡的并行操作。下位機(jī)軟件的流程圖如圖5所示。

3.2 上位機(jī)軟件

    本系統(tǒng)中，上位機(jī)軟件的功能是通過(guò)界面的方式記錄用戶對(duì)DDS信號(hào)源系統(tǒng)的配置需求，將需求進(jìn)行匯總并按之前指定的通信協(xié)議打成數(shù)據(jù)包向下位機(jī)發(fā)送相應(yīng)的串口指令。上位機(jī)軟件基于C#開發(fā)環(huán)境進(jìn)行界面的搭建和代碼編寫。用戶在使用上位機(jī)軟件時(shí)只需在界面上選擇需要配置的波形、頻率、幅值和占空比(方波)，并同時(shí)在界面中打開需要配置的通道號(hào)后點(diǎn)擊確定，就可以通過(guò)上位機(jī)控制信號(hào)源從128個(gè)通道中的一路或多路輸出所需波形。

4 實(shí)驗(yàn)結(jié)果

    本信號(hào)源系統(tǒng)的輸出波形實(shí)測(cè)如圖6～圖9所示，根據(jù)用戶所選波形種類、輸出頻率、電壓幅值的不同，從圖中可以觀察到系統(tǒng)輸出的各種波形光滑且信號(hào)干擾小，頻率穩(wěn)定度高。

    測(cè)試系統(tǒng)精度時(shí)，用戶從上位機(jī)配置界面輸入0～70 Vp-p范圍內(nèi)需要的頻率和幅值，當(dāng)信號(hào)源系統(tǒng)響應(yīng)后通過(guò)高精度數(shù)字萬(wàn)用表對(duì)輸出信號(hào)的幅值進(jìn)行實(shí)時(shí)測(cè)量并計(jì)算出實(shí)際的幅值精度，表1為具體測(cè)試中實(shí)測(cè)的不同信號(hào)頻率下輸出幅值精度，信號(hào)的輸出經(jīng)測(cè)量滿足設(shè)計(jì)時(shí)±0.2% FS的精度需求。

5 結(jié)論

    本文設(shè)計(jì)并實(shí)現(xiàn)了一種多路電氣隔離的高精度程控信號(hào)源，經(jīng)實(shí)驗(yàn)驗(yàn)證如下：

    (1)本系統(tǒng)可實(shí)現(xiàn)0～8 kHz寬頻帶、0～70 V_P-P高幅值范圍、多種波形可選至多128路電氣隔離的模擬激勵(lì)信號(hào)源并行獨(dú)立輸出。

    (2)本系統(tǒng)輸出信號(hào)幅值精度經(jīng)實(shí)測(cè)在0～8 kHz寬頻率范圍內(nèi)達(dá)到±0.2% FS，具有很高的可靠性。

    (3)本系統(tǒng)采用的獨(dú)立電源和參考地與磁耦芯片結(jié)合的電氣隔離方法在實(shí)際應(yīng)用中效果良好。

    (4)本系統(tǒng)的用戶配置直接通過(guò)上位機(jī)軟件實(shí)現(xiàn)，系統(tǒng)可應(yīng)用在對(duì)自動(dòng)化程度要求較高的環(huán)境中。

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