0 引言

    隨著便攜式電子產(chǎn)品的不斷發(fā)展，功率放大器的性能對(duì)產(chǎn)品質(zhì)量有著重要的影響。傳統(tǒng)的線性功放（A、B、AB類）雖然有良好的線性度和THD等性能，但都有共同的缺陷，如效率都低于50%、功耗大，制約其在便攜式產(chǎn)品上的應(yīng)用^[1]，而高效率、節(jié)能、低失真、體積小的D類功放應(yīng)用日益廣泛^[2-3]。 

    本文采用CSMC 0.5 μm CMOS工藝，設(shè)計(jì)了一款雙模式控制，防失真的K類音頻功率放大器。相比于傳統(tǒng)D類功率放大器大幅提高了總諧波失真+噪聲和效率。芯片通過一線脈沖控制來選擇系統(tǒng)處于普通工作模式或防失真工作模式。當(dāng)處于防失真工作模式下，輸入信號(hào)幅度過大時(shí)，系統(tǒng)會(huì)自動(dòng)調(diào)整放大器的增益，自動(dòng)限幅，從而避免了輸出信號(hào)出現(xiàn)失真。

1 電路原理與實(shí)現(xiàn)

    本文提出的雙模式控制、防失真K類音頻功率放大器的電路原理如圖1所示。電路中包含基準(zhǔn)電路，延時(shí)啟動(dòng)電路，防失真控制電路，控制模塊，電荷泵升壓電路，PWM調(diào)制級(jí)，輸出級(jí)和保護(hù)電路等。電路上電后，置高電平，基準(zhǔn)電路產(chǎn)生VCC/2的共模電平，用于系統(tǒng)中的啟動(dòng)延時(shí)電路、輸入放大器和作為積分器共模反饋的比較電平。

    在傳統(tǒng)D類功放基礎(chǔ)上，系統(tǒng)中加入升壓模塊電路和增益控制電路，升壓模塊電路提供內(nèi)部PVDD保證系統(tǒng)恒定的輸出功率。當(dāng)出現(xiàn)失真時(shí)，信號(hào)會(huì)出現(xiàn)較長(zhǎng)時(shí)間的高電平或者低電平，此時(shí)增益控制電路給開關(guān)電容充電產(chǎn)生控制電壓。開關(guān)控制電路根據(jù)控制電壓輸出一定占空比的矩形波，以此來控制增益控制電路的控制開關(guān)，自動(dòng)調(diào)整系統(tǒng)增益的變化。

1.1 雙模式控制系統(tǒng)

    本系統(tǒng)針對(duì)不同用途設(shè)計(jì)了雙模式控制的電路，雙模式控制電路通過一線脈沖選擇工作模式，提高了芯片應(yīng)用范圍?？刂圃砣鐖D2所示，通過一線脈沖信號(hào)的上升沿個(gè)數(shù)決定芯片的工作模式。當(dāng)信號(hào)拉高時(shí)，即一個(gè)上升沿，芯片啟動(dòng)開始工作，工作在普通模式；而高→低→高的脈沖信號(hào)時(shí)，即兩個(gè)上升沿，芯片進(jìn)入防失真工作模式。

    其中T_HI指脈沖的高電平寬度，T_LO指脈沖的低電平寬度，T_OFF 指芯片進(jìn)入關(guān)斷模式所需的低電平時(shí)間，至少持續(xù)300 μs，芯片進(jìn)入關(guān)斷模式，關(guān)斷模式下的功耗低至0.1 μA以下。

    具體電路如圖3所示，芯片SHDN腳輸入“一線脈沖”信號(hào)，內(nèi)部?jī)蓚€(gè)端，兩個(gè)PIN腳通過外部封裝把線連在一起，統(tǒng)一用SHDN表示。SHDN為低電平或懸空時(shí)把整個(gè)芯片關(guān)斷，為高電平時(shí)電路開始工作。圖中倒筆管類型的反相器具有延時(shí)功能，控制D觸發(fā)器的CP脈沖信號(hào)。每一CP上升沿到來時(shí)其Q和QN都要翻轉(zhuǎn)一次，具有二分頻功能。 

    D觸發(fā)器在VCC上電但SHDN懸空的時(shí)間里，使N1信號(hào)拉低復(fù)位，兩個(gè)D觸發(fā)器輸出低電平（Q=0，QN=1），工作在普通模式。電路在芯片正常工作以后，SHDN的第一個(gè)高脈沖到來時(shí)觸發(fā)器開始工作，Q端輸出高電平，即X1翻轉(zhuǎn)一次并輸入到后級(jí)控制增益，電路工作在防失真模式。第二個(gè)高脈沖到來時(shí)，X2才翻轉(zhuǎn)。SHDN端采用一線脈沖控制方式，該脈沖頻率至少要大于5 KHz，否則芯片將隨這個(gè)一線脈沖頻率不斷地開啟與關(guān)斷。

1.2 防失真控制系統(tǒng)

    輸入信號(hào)過大或電池電壓下降等情況會(huì)造成輸出信號(hào)失真，過載的信號(hào)會(huì)對(duì)揚(yáng)聲器造成永久性損傷。通過檢測(cè)放大器輸出的失真，自動(dòng)調(diào)整系統(tǒng)增益可實(shí)現(xiàn)芯片的防失真功能。

    增益調(diào)整原理如圖4所示，積分器用RC實(shí)現(xiàn)，具有低通濾波器的特性^[4]。傳輸函數(shù)為：

    根據(jù)上述積分器基本原理，增益改變?cè)砣鐖D5所示。V_in為輸入信號(hào)，前置放大器的輸出信號(hào)V₁和開關(guān)函數(shù)U(t)相乘，得到抽樣信號(hào)V₂，V₂再通過低通濾波器得到輸出信號(hào)V_o。

    前置放大器增益為A1，開關(guān)函數(shù)U(t)占空比為r，角頻率為ω_c，則U(t)的傅里葉展開式：

根據(jù)式(7)，只要改變U(t)的占空比，就可以改變系統(tǒng)的增益。

    調(diào)制電路結(jié)構(gòu)如圖6所示，信號(hào)經(jīng)前置放大器放大后送入積分放大器濾波放大，音頻信號(hào)進(jìn)入PWM調(diào)制模塊，產(chǎn)生脈沖寬度隨信號(hào)幅度變化的PWM波(P1和P2)。積分器1運(yùn)放增益開關(guān)S1和S2剛好反相，S1始終斷開，S2始終閉合，開關(guān)S3由一線脈沖控制，即前級(jí)的信號(hào)X1=0，S3斷開；X1=1，S3閉合。

    中間虛線框?yàn)樵鲆婵刂齐娐罚旱谝患?jí)運(yùn)放輸出信號(hào)受一對(duì)傳輸門控制，當(dāng)檢測(cè)到運(yùn)放輸出幅度C1_PLUS或者C2_PLUS大于某一值時(shí)，M1和M2打開，使第二級(jí)運(yùn)放輸入被屏蔽，輸出幅度減小。具體增益控制信號(hào)產(chǎn)生電路如圖7所示。

    比較器同相端V1為固定電位，反相端V2取兩級(jí)運(yùn)放輸出的共模電平1/2VCC，兩者通過比較檢測(cè)出最大信號(hào)輸出幅度。比較器輸出端控制數(shù)字模塊，數(shù)字模塊產(chǎn)生4路的開關(guān)信號(hào)控制開關(guān)電容網(wǎng)絡(luò)，進(jìn)而產(chǎn)生開關(guān)函數(shù)信號(hào)U(t)。

    V4和V5為相位相反、頻率相同的三角波，V6為固定電平1/2VCC。電路存在兩種極限情況：(1)當(dāng)信號(hào)幅度始終小于最大信號(hào)輸出幅度，即同相端永遠(yuǎn)小于反相端時(shí)，輸出Y始終為“0”；(2)當(dāng)信號(hào)幅度為1/2VCC很小，即同相端永遠(yuǎn)大于反相端時(shí)，輸出Y始終為“1”。

    Y分別等于0和1時(shí)，數(shù)字模塊產(chǎn)生4路開關(guān)信號(hào)[5]：S1、S2、S3、S4，推斷出1/2VCC經(jīng)過開關(guān)電容網(wǎng)絡(luò)后的輸出電平VC，進(jìn)而推導(dǎo)出傳輸門開關(guān)信號(hào)OUT1和OUT2，以此決定M1和M2是否打開。

    信號(hào)Y是隨著頻率變化的方波信號(hào)，當(dāng)信號(hào)幅度超過最大信號(hào)輸出幅度時(shí)，Y=1，否則Y=0。產(chǎn)生的VC是一個(gè)介于0~1/2VCC的某電位，傳輸門控制信號(hào)OUT1和OUT2也是一個(gè)方波頻率信號(hào)，其占空比與VC電位有關(guān)，信號(hào)幅度越大，被檢測(cè)的Y高電平的時(shí)間也越長(zhǎng)，VC這個(gè)電位也越高，傳輸門導(dǎo)通的時(shí)間越長(zhǎng)，運(yùn)放被關(guān)斷時(shí)間越多，直至這個(gè)電位升至1/2VCC，運(yùn)放輸出全部被屏蔽，這樣就起到了自動(dòng)增益控制功能，有利于防止信號(hào)幅度過大時(shí)輸出產(chǎn)生失真。

2 實(shí)驗(yàn)結(jié)果與分析

    基于CSMC 0.5 μm CMOS工藝模型，采用Cadence的spectre對(duì)整個(gè)電路進(jìn)行了仿真。圖8是當(dāng)輸入信號(hào)在0～5 V范圍內(nèi)，輸入1 kHz正弦信號(hào)芯片的輸出波形，圖8(a)是正、負(fù)輸出端信號(hào)波形，圖8(b)是輸出之差濾波后的波形，和分別為負(fù)載兩端的信號(hào)；信號(hào)與之差即體現(xiàn)為負(fù)載上的信號(hào)，幅度約為1.5 V；可見通過增益控制調(diào)節(jié)電路自動(dòng)限幅，輸出削波基本消失。圖9是芯片照片，尺寸約為 1.4 mm×1.8 mm。

    從圖10測(cè)試結(jié)果可見，在電源電壓V_DD=3.6 V，輸出端分別接一個(gè)33 μH的電感，再接一個(gè)8 Ω的電阻到地(即RL=8 Ω+33 μH)，輸入1 kHz正弦波信號(hào)時(shí)，該功放的總諧波失真與噪聲之和隨輸出功率變化的關(guān)系。當(dāng)輸出功率接近功放的最大額定輸出功率時(shí)，THD+N的值急劇上升。在負(fù)載為8 Ω，輸出功率1 W條件下，THD+N的值僅0.2%。

    圖11給出了當(dāng)V_DD=4 V，輸入信號(hào)f=1 kHz，V_in在0~3 V范圍內(nèi)，輸出端負(fù)載RL=8 Ω+33 μH時(shí)，普通模式下的輸出功率2 W；防失真模式(NCN)下輸出功率僅為1.6 W。因此本文提出的防失真控制系統(tǒng)能保證功放在良好的THD+N和輸出功率的情況下，增大其信號(hào)輸入范圍。

3 總結(jié)

    本文基于CSMC 0.5 μm CMOS工藝設(shè)計(jì)了具有雙模式控制、防失真的內(nèi)部集成升壓電路的超大音量輸出高效率音頻功率放大器。實(shí)測(cè)結(jié)果表明：相比于文獻(xiàn)[6]所提出的結(jié)構(gòu)，本文提出的雙模式控制系統(tǒng)和防失真控制系統(tǒng)的設(shè)計(jì)有著更好的性能。可以保證功放在5 V電源電壓下，輸出端接感性負(fù)載RL=8 Ω+33 μH時(shí)，在具有良好的THD+N和輸出功率的情況下，大幅度增加信號(hào)輸入范圍，即在0~3 V信號(hào)范圍內(nèi)保持THD+N為0.2％，最大功率輸出2 W，有效避免失真帶來的影響。

參考文獻(xiàn)

[1] 樊養(yǎng)余，于澤琦，袁永金，等.基于FPGA的高性能D類功放控制器設(shè)計(jì)與實(shí)現(xiàn).信息工程與電子技術(shù).2014(4)：36-39.

[2] DAPKUS D.Class-D audio power amplifiers：an overview.ICCE 2000，Digest of Technical Papers，Los Angles：ICCE，2000：400-401.

[3] NYBOE F，KAYA C，RISBO L，et a1.A 240 W monolithic class D audio amplifier output stage[C].Solid-state Circuits Conference，2006:1346-1355。

[4] FOONG H C，TA M T.An analysis of THD in class D Amplifiers[C].Proc of IEEE APCCAS：Singapore，2006：724-727.

[5] BICHADER A.Design of analog CMOS and integrated circuits[M].Xi′an：Jiao Tong University Press，2002：391-404.

[6] 許程成，周長(zhǎng)勝.D類音頻功放的自動(dòng)增益控制系統(tǒng)[J].半導(dǎo)體技術(shù)，2010(7)：723-725.