文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.2016.08.006
中文引用格式： 吳均，陳德恒，莊哲民. 高速串行總線無源通道建模及校準[J].電子技術應用，2016，42(8)：33-36，40.
英文引用格式： Wu Jun，Chen Deheng，Zhuang Zhemin. Modeling and calibration of high-speed passive channel[J].Application of Electronic Technique，2016，42(8)：33-36，40.
0 引言
高速串行總線的速率越來越高，從前幾年大家關心的10Gbase-KR到現在更高速率的25\28G傳輸，高速串行總線帶來的設計挑戰也越來越多。
從傳輸通道來說，挑戰主要來自于信號的波長和通道上各元素的物理尺寸越來越接近。
無源通道的性能對高速串行總線的信號傳輸至關重要，而我們要優化無源通道的性能，就需要能對通道進行準確的建模。而要驗證通道建模的準確性，我們就得先對通道進行準確的測試，然后通過仿真測試校準來驗證仿真建模的準確性。
1 TRL技術簡介
我們可以通過網絡分析儀來得到待測物(DUT)的通道特性(S參數)。但如果DUT是非同軸接口的元器件，如PCB板上的一段走線、各種表貼器件等，則需要通過夾具將被測物與網絡分析儀的同軸接口進行連接。
圖1中，測試的結果是圖中所示區域，而我們最終想要得到的數據是真實DUT的數據。從測到的區域數據最終得到DUT的參數，這個過程，我們就叫做去嵌。嚴格來說，去嵌也是校準的一種，只不過通常的儀器校準，是去掉儀器本身與線纜的影響；而去嵌，則是去掉儀器本身、線纜以及夾具的影響。
去嵌的方法很多，TRL是相對來說精度比較高，也具備一定難度的一種方法，也是行業里面普遍認可的一種方法，可以用來研究走線的細節差異。
1.1 TRL技術及原理簡介
現在的校準技術中，通常是對傳輸參數、反射參數、隔離參數進行測量，確定一些誤差模型，再通過這些模型進行矩陣計算。誤差模型如圖2所示。
圖2 誤差模型示意圖
TRL校準方式通過測量2個傳輸標準件（Thru、Line/match）和一個反射標準件（Reflect）來確定10項誤差模型，從而進行校準，并且可以通過load的測量將誤差模型增加至12個。使用不同頻段的多條延時線來避免了低頻與高頻不一致所帶來的誤差，所以在大部分情況下TRL比SOLT的校準效果更好。但由于不同場景下使用的測試夾具不同，所以通常需要根據測試夾具的情況設計相應的TRL校準件。TRL誤差模型示意圖如圖3所示。
圖3 TRL誤差模型示意圖
1.2 測試精度展示
TRL校準的第一個指標就是TRL校準的精度，通過校準完后測量直通校準件來驗證。由于夾具已經被去嵌，此時測量直通件的插損應該無限趨近于0，回損應該盡量小。圖4為一博科技某款測試板的校準精度。
圖4 測試結果示例
可以看到，回損基本小于-50 dB，插損在20 GHz內也小于±0.02 dB，屬于較好的校準結果。
2 仿真介紹及仿真測試校準
除了測試的方式，我們還可以通過仿真來取得無源通道的參數，Cadence的Power SI及Power SI 3D-EM就是這樣的仿真工具。
2.1 三維場仿真算法簡介
2.1.1 FEM算法簡介
(1)3D-EM使用有限元算法求解，支持零階和一階的有限元網格邊界條件。
?、倭汶A：電場在網格各邊上保持恒定，在網格內部線性變化。
?、谝浑A：電場在網格各邊上線性變化，在網格內部以多階趨勢變化(相同網格條件下，一階精度比零階更高)。
(2)支持自適應網格，確保求解收斂性和精度。
(3)使用先進的頻率掃描方法，比傳統方法求解快一個量級。
(4)典型的有限元求解表達式如下所示：
其中，[A]表示已知的有限元系數矩陣；{E}表示需要求解的電磁場矩陣；{f}標識激勵向量。
如上所示，系數矩陣通?？梢苑殖?組隨頻率變化的參數，如下：
：角頻率(angular frequency)
μ：磁導率(permeability)
σ：電導率(conductivity)
Z：表面阻抗(surface impedance)
ε：介電常數(permittivity)
n：表面的外方向法向量(outer normal of a surface)
W：有限元基函數(finite element basis function)
Eport：端口位置添加的激勵(port excitation)
2.1.2 自適應網格剖分算法
(1)3D-EM使用自適應網格剖分算法以保證仿真精度和更好的內存利用效率；
(2)自適應網格剖分算法根據上一次的網格結果求解得到的電磁場，對關鍵區域的網格進行更精細的劃分；
(3)迭代直至得到收斂的網格。
自適應網格剖分次數對插入損耗結果的影響示例如圖5所示。
圖5 自適應網格剖分次數對插入損耗結果的影響
在這個例子中，自適應網格剖分算法在第3次迭代時，求解頻率(1 000 MHz)對應的S參數與前一次網格剖分的結果差異小于設定的收斂判斷依據(0.01)，到達收斂要求，網格剖分完成。
2.2 仿真測試校準結論
2.2.1 跨分割結構
該結構的難點在與分割區域的諧振對傳輸性能的影響，以及旁邊區域的過孔個數以及分布都會影響回流的分布，從而影響諧振的幅值。結構示意圖如圖6所示。
圖6 跨分割結構示意圖
跨分割結構仿真結果如圖7所示，這樣的仿真結果較為精確。
圖7 跨分割結構仿真結果
2.2.2 走線與過孔結構
過孔在仿真中天然就是比較難的部分，并且在該模型中有微帶線的存在，微帶線仿真比帶狀線仿真更加不容易做準確。該結構示意圖如圖8所示。
圖8 走線與過孔結構示意圖
走線與過孔結構仿真結果如圖9所示，仿真精度較高，與業界標桿區別不大。
圖9 走線與過孔結構仿真結果
2.2.3 20*20網格銅
由于網格銅的存在，對于信號回流的計算更加復雜，該仿真難度較大。網格銅結構示意圖如圖10所示。網格銅結構仿真結果如圖11所示，可以看到，仿真精度也非常高。
圖10 網格銅結構示意圖
圖11 網格銅結構仿真結果
3 提高仿真效率
仿真除了精度之外，仿真所用的時間與資源也是一個重要的指標。3D-EM提供了cut-and-stitch 流程，可以將一個長鏈路切分成若干段分別進行求解，再自動合并成一個完整的S參數，而且可以選擇每段分別用3D-EM的3D算法或者PowerSI的2.5D算法求解，可以極大的提高仿真效率。
另外，3D-EM還支持多機分布式計算，可以進一步提高仿真效率。本例由于資源限制，沒有使用分布式計算。
使用cut-and-stitch 流程和直接求解整個鏈路的仿真結果和仿真效率對比如圖12所示。
圖12 仿真結果及仿真效率對比
可以看到，使用cut-and-stitch流程仿真結果和整個鏈路直接求解的精度非常接近，但是仿真時間可以從8個多小時減少到2個小時，如果某幾段均勻傳輸線部分使用2.5D算法求解，總的仿真時間可以進一步減小到35分鐘，大大提高了效率。
4 結論
本文得出以下主要結論：
(1)精確的測試才能對設計與仿真提供真正有指導意義的結果。使用TRL校準可以大幅提高測試結果的精度。
(2)精確的仿真可以大大提高設計的效率，使用PowerSI 3D-EM可以得出精確的仿真結果。
(3)3D-EM的cut-and-stitch流程可以大大提高仿真的效率，并且保證結果的精度。
參考文獻
[1] 吳均，王輝，周佳永.Cadence印刷電路板設計：Allegro PCB Editor設計指南[M].北京：電子工業出版社，2012.
[2] 鐘章民，肖定如，王輝.Cadence高速電路設計：Allegro Sigrity SI/PI/EMI設計指南[M].北京：電子工業出版社，2014.
[3] MORGAN C W.Obtaining accurate device-only S-parameter data to 15-20 GHz using In-Fixture measurement techniques.DESIGNCON 2004.
[4] Liu Di.How to design and verify TRL cal kit also implementation of TRL calibration.
[5] An-Yu Kuo.PowerSI-3DFEM Theory, Accuracy & Performance.