HDL Verifier 增加新的 FPGA 硬件在環測試功能

　　中國北京 – 2016年12月15日 – MathWorks今日發布了HDL Verifier中的新功能，用來加快 FPGA 在環（FIL）驗證。利用新的 FIL 功能，可以更快地與 FPGA 板通信，實現更高的仿真時鐘頻率。現在，系統工程師和研究人員可以自信地快速確認和驗證 FPGA 設計在系統中按預期方式工作，從而節省開發時間。

　　隨著信號處理、視覺影像處理和控制系統算法的復雜度不斷增加，在 FPGA 板上對硬件實現進行仿真，可以幫助驗證設計在其系統環境中的工作情況。用于 FIL 驗證的 HDL Verifier 自動設置 MATLAB 和 Simulink 測試環境，并將其與運行于 FPGA 開發板上的設計相連接。這有助于實現在實際硬件上運行的 FPGA 設計的高逼真度協同仿真，同時復用開發階段使用的測試環境。

　　R2016b 版允許工程師為其 FPGA 系統時鐘指定一個自定義頻率，時鐘頻率可比以前使用 FIL 的時候快五倍。對于在以 FPGA 為目標時使用超頻因子的設計，如控制應用程序，可以使用較大的數據輸出規模來提高吞吐量。工程師現在還可以利用 FIL（使用 PCI Express 接口）來加快 MATLAB 和 Simulink 以及 Xilinx KC705/VC707 和 Intel Cyclone V GT/Stratix V DSP 開發板之間的通信，仿真速度比千兆以太網快 3-4 倍。

　　“隨著電子系統日益復雜，作為驗證步驟，精確地驗證設計原型變得至關重要。” MathWorks 的產品經理 Jack Erickson 說，“現在，HDL Verifier 允許工程師在真實硬件上以現實的時鐘頻率快速運行設計，能夠從MATLAB/Simulink這樣方便的算法開發環境進行FPGA在環仿真，使硬件設計驗證大幅簡化。”

　　有關 HDL Verifier 的更多信息，請訪問：mathworks.com/products/hdl-verifier