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高速串行總線過孔結(jié)構(gòu)優(yōu)化及設(shè)計(jì)與仿真協(xié)同流程

2017年電子技術(shù)應(yīng)用第8期

吳均1，黃剛1，莊哲民2

1．深圳市一博科技有限公司，廣東深圳518057；2．Cadence深圳分公司，廣東深圳518000

摘要： 56 G PAM4已經(jīng)是近年來高速串行總線設(shè)計(jì)的新熱點(diǎn)，同時(shí)行業(yè)也開始關(guān)注56 G NRZ和112 G PAM4的實(shí)現(xiàn)。速率提升帶來了通道設(shè)計(jì)的挑戰(zhàn)，尤其是過孔結(jié)構(gòu)的優(yōu)化，是無源通道性能的關(guān)鍵指標(biāo)。從兩方面來介紹過孔結(jié)構(gòu)優(yōu)化，首先討論如何確保優(yōu)化的準(zhǔn)確性，如何通過仿真測試校準(zhǔn)的方法流程得到準(zhǔn)確的過孔結(jié)構(gòu)的S參數(shù)，準(zhǔn)確的仿真是優(yōu)化過孔結(jié)構(gòu)的前提。在對測試結(jié)果校準(zhǔn)的基礎(chǔ)上討論如何進(jìn)行準(zhǔn)確的過孔仿真，對比不同優(yōu)化方式的結(jié)果及影響。同時(shí)，關(guān)注Cadence Sigrity新的HSSO（High Speed Structure Optimizer）工具及流程，提升了設(shè)計(jì)及仿真優(yōu)化的效率，更重要的是提升了設(shè)計(jì)與仿真之間溝通的效率，并減少溝通不暢帶來的質(zhì)量問題。

關(guān)鍵詞： 高速串行設(shè)計(jì) 過孔仿真測試校準(zhǔn) HSSO

中圖分類號： TN4；TN91
文獻(xiàn)標(biāo)識碼： A
DOI：10.16157/j.issn.0258-7998.179004
中文引用格式： 吳均，黃剛，莊哲民. 高速串行總線過孔結(jié)構(gòu)優(yōu)化及設(shè)計(jì)與仿真協(xié)同流程（HSSO）[J].電子技術(shù)應(yīng)用，2017，
43(8)：32-36.
英文引用格式： Wu Jun，Huang Gang，Zhuang Zhemin. Via structure optimization and cooperation of design and simulation(HSSO)[J].Application of Electronic Technique，2017，43(8)：32-36.

Via structure optimization and cooperation of design and simulation

Wu Jun1，Huang Gang1，Zhuang Zhemin2

1.Shenzhen EDADOC Technology Co.,LTD，Shenzhen 518057，China； 2.Cadence Design Systems，Shenzhen 518000，China

Abstract： In recent years, 56 GHz PAM4 have become new focus of high speed design,now people in the field even are going to focus on 56 GHz NRZ and 112 GHz PAM4. As the rising data rate,it brings the huge challenge about how to deal with the PCB channel especially the optimization of via structure in the PCB which is the key indicator of performance of the passive channel. This paper introduce the method from two aspects. As we know, a good optimization is base on accurate simulation. So firstly we discuss how to abtain a accurate result of optimization and how to get the accurate S parameter of the via structure through the method of simulation test calibration. This paper shows the result and influence of some optimization through a accurate simulation of the via structures base on of calibration. At the same time, we focus on a new tool and the flow provided by Cadence Sigrity called HSSO(High Speed Structure Optimizer)which can improve the efficiency of the design and simulation especially the communication of it and reduce some problems between them.

Key words : high speed design；via；simulation test calibration；HSSO

0 引言

隨著高速串行信號速率不斷提高，在以太網(wǎng)協(xié)議方面，從熟悉的吉赫茲以太網(wǎng)到10 G-KR標(biāo)準(zhǔn)，到目前主流的100 G-KR4以太網(wǎng)，25/28 G-VSR的設(shè)計(jì)，再到目前56 G-PAM4，甚至112 G設(shè)計(jì)已經(jīng)慢慢登上舞臺。速率的不斷提高，信號波長也隨之迅速縮短，對PCB通道來說，上面的一個(gè)小小的過孔，尺寸相對信號波長來說，從最初的毫不起眼，到現(xiàn)在和信號波長平起平坐（56 GHz信號的波長在100 mil左右）。在這種情況下，過孔本身的設(shè)計(jì)帶來的阻抗不匹配會對整個(gè)通道產(chǎn)生非常大的影響。過孔的影響慢慢從忽略不計(jì)到現(xiàn)在幾乎決定著通道設(shè)計(jì)的成敗。而另一方面，對于過孔結(jié)構(gòu)阻抗的優(yōu)化設(shè)計(jì)一直是一個(gè)難點(diǎn)，小小的一個(gè)過孔結(jié)構(gòu)里有不少可以優(yōu)化的部分。因此如何能夠在保證仿真精度的情況下高效地對過孔結(jié)構(gòu)進(jìn)行優(yōu)化成為大家追求的一個(gè)熱點(diǎn)話題。

1 PCB過孔介紹

1.1 過孔類型介紹

過孔是多層PCB的重要組成部分，起著連接不同層信號的作用。從工藝制程上來說，PCB過孔一般分為3類，即盲孔(blind via)、埋孔(buried via)和通孔(through via)，如圖1所示。

從信號完整性方面來說，我們知道，過孔會有它自身的寄生電容和寄生電感，近似的計(jì)算公式分別如式(1)、式(2)：

其中，過孔反焊盤直徑為D₂，過孔自身焊盤的直徑D₁，PCB的厚度TD，板基材介電常數(shù)ε，過孔長度h，過孔鉆孔孔徑d。

過孔的寄生電容主要會減緩信號的上升時(shí)間，衰減高頻分量。而寄生電感影響更大，會增加信號間的串?dāng)_，在電源鏈路中，過孔的寄生電感還會降低去耦電容的效果，削弱濾波的作用。而它們的組合通常會導(dǎo)致TDR阻抗的下降，成為鏈路中一個(gè)很突出的阻抗不匹配點(diǎn)，嚴(yán)重影響高速信號傳輸質(zhì)量。

1.2 過孔信號完整性影響介紹

由于成本等因素限制，目前業(yè)內(nèi)還是以通孔的使用率最高，下圖是一個(gè)常見的信號通孔的三維模型（cadence sigrity軟件提取）。通常會存在著下面的優(yōu)化點(diǎn)，如圖2所示。

從無源參數(shù)來驗(yàn)證，沒優(yōu)化的過孔和得到較好優(yōu)化的過孔插入損耗對比如圖3所示。

以28 G/56 GVSR的標(biāo)準(zhǔn)而言，如果按照上圖未優(yōu)化的結(jié)果，就一個(gè)過孔足以把整個(gè)通道的裕量消耗殆盡。如圖4所示。

2 仿真介紹及仿真測試校準(zhǔn)

通過測試和仿真兩種手段獲得所需要的DUT的無源參數(shù)，其中仿真使用業(yè)界比較普遍的TRL校準(zhǔn)的形式進(jìn)行去嵌，并采用Cadence的3D-EM軟件進(jìn)行仿真。

本文通過對過孔進(jìn)行很深入的研究，制作了不同過孔結(jié)構(gòu)的DUT進(jìn)行分析。其中選取部分代表性的測試結(jié)果如下。

2.1 過孔數(shù)量測試驗(yàn)證

不同過孔數(shù)量的測試驗(yàn)證如圖5所示。

3種情況回?fù)p和插損結(jié)果對比如圖6所示。

從測試結(jié)果可見1個(gè)較長Stub的過孔在高頻時(shí)的危害較大，4個(gè)過孔與2個(gè)過孔帶來的損耗差異很小。

2.2 是否進(jìn)行過孔反焊盤處理的對比驗(yàn)證

是否進(jìn)行過孔反焊盤處理的模型對比如圖7所示。對比結(jié)果如圖8所示。

可見是否進(jìn)行過孔的反焊盤挖空處理對鏈路影響還是比較大的。

除了通過測試的方法得到模型的S參數(shù)之外，本文還使用3D-EM軟件仿真，進(jìn)行和測試結(jié)果的對比，結(jié)果如圖9。

可見，3D-Em仿真結(jié)果與實(shí)測結(jié)果能很好的對應(yīng)，證明了該軟件的仿真精度是比較理想的。

3 HSSO提高仿真效率

在驗(yàn)證了該軟件的仿真精度后，cadence還在今年新推出名為HSSO的流程，專門針對過孔結(jié)構(gòu)進(jìn)行非常快速的掃描優(yōu)化，極大地提高仿真和設(shè)計(jì)的效率。

HSSO(High Speed Structure Optimizer)，這個(gè)流程集成在3D-EM軟件中，使用全三維的有限元算法進(jìn)行求解分析。相對于傳統(tǒng)的過孔優(yōu)化流程，如圖10所示，HSSO的主要優(yōu)點(diǎn)包括：

(1)可以從Allegro軟件中截取部分layout，直接導(dǎo)入3D-EM進(jìn)行仿真。對于有些復(fù)雜的結(jié)構(gòu)如BGA出線、過孔陣列的建模，可以明顯提高效率。

(2)智能識別layout的結(jié)構(gòu)，參數(shù)化焊盤、反焊盤、Route Keepout、線寬、線長，在仿真時(shí)實(shí)現(xiàn)參數(shù)化掃描。

(3)提供了RL/IL的mask，自動生成仿真報(bào)告，幫助用戶快速挑選合適的結(jié)構(gòu)參數(shù)。

(4)仿真的互連結(jié)構(gòu)可以導(dǎo)入Allegro中更新或者替換掉優(yōu)化前的layout，而且整個(gè)互連結(jié)構(gòu)是作為一個(gè)symbol，避免了layout時(shí)被錯(cuò)誤修改從而導(dǎo)致layout實(shí)現(xiàn)和仿真結(jié)構(gòu)不一致的問題。

從實(shí)驗(yàn)板截取了過孔陣列區(qū)域差分出線方式的例子導(dǎo)入HSSO流程進(jìn)行仿真優(yōu)化，如圖11所示。