0 引言

    專用集成電路（Application Specific Integrated Circuit，ASIC）或芯片（Integrated Circuit，IC）抗擾性（電磁免疫）是指其在外源電磁干擾（Electromagnetic Interference，EMI）下仍能正常工作并保持一定性能的能力。根據文獻[1-3]對芯片抗擾性的研究分析可以發現，頻率超過100 MHz的射頻（RF）波段，其抗擾性曲線（能承受的最大干擾功率與干擾頻率的關系曲線）包含了很多峰谷結構，這說明芯片抗擾性與干擾頻率密切相關。片上電源分配網絡（On-Chip Power Distribution Network，OCPDN）在現代集成電路設計中具有重要地位。了解干擾在片上電源網絡中的分布有助于診斷芯片故障源，從而更好地理解芯片抗擾性曲線上峰谷結構的產生機制，因此需要設計出一套合適且有效的方法來測量外源電磁干擾在OCPDN上的二維分布，為研究芯片對電磁干擾的免疫行為及其相互作用機理提供重要的信息。然而，由于片上信號的帶寬過寬，使得示波器等測量設備無法直接進行測量，因此需要使用片上測量電路。

    設計測量電路時，需要考慮3個關鍵問題：(1)外來電磁干擾的發生時刻和持續時間是不可預知的；(2)電磁干擾可能引起測量電路失效；(3)測量二維分布時需要插入多個傳感器電路，這些電路不能改變原有的芯片電源分配網絡結構。

    在過去的20年里，已經有很多的文獻報道了片上噪聲的測量方法如文獻[4-10]。各種各樣的片上噪聲測量或表征方法大致可以分成獲取片上信號波形的片上示波器和檢測噪聲事件的片上探測器這兩大類，但它們或多或少都存在著以下不足：(1)要求被測噪聲信號與采樣時鐘同步；(2)需要另外插入單獨的片上電源分配網絡給測量電路供電；(3)需要使用多個額外引腳；(4)探測器面積過大；(5)需要復雜的模擬電路；(6)需要內部存儲器暫存測量數據；(7)控制電路與存儲電路會受干擾而失效。

    針對上文所提到的現有技術的不足，本文設計出一種可以植入芯片內的感應單元，能夠實時測量外源電磁干擾在芯片電源分配網絡上的二維分布，并通過仿真和實驗進行驗證。

1 理論基礎

    圖1顯示了感應單元的環形振蕩器（Ring Oscillator，RO）和噪聲源（Noise Source，NS）兩個組成部分。由奇數個反相器級聯而成的RO會產生周期為TRO的時鐘輸出，而噪聲源上的晶體管會由于充放電效應在每個時鐘周期內產生一個開關噪聲電流i_NS，這個周期電流會通過噪聲源的電源線（VDD）向外傳輸，再經過電源網絡到達芯片電源引腳從而能被外部設備探測到。

    為了實現二維測量，需要在芯片內不同位置植入一定數量的感應單元，形成如圖2所示的感應陣列。而要在陣列噪聲頻譜上區分出不同的單元，就要使每個單元具有唯一的時鐘頻率f_RO，即讓單元內環振的長度互不相同。圖2中的陣列噪聲頻譜可以看做是由N個單元噪聲不同的頻譜疊加而成。我們把與環振輸出時鐘相同的頻率分量稱為1次諧波，依次稱其他頻率分量為n（n>1）次諧波。陣列噪聲頻譜中同一級的所有k次單元諧波疊加成k次諧波陣列。式(1)～式(4)是保證諧波陣列及其單元諧波互相分離且不會重疊的充要條件，其中的kf₀，kf₀…kf_N(k=0，1，2…)代表第k個諧波陣列中的每個單元諧波。

    使用頻譜分析儀等設備測量芯片VDD引腳上的陣列噪聲信號，調整掃頻范圍選取其中某一諧波陣列分量（如k）作為觀測對象，假設在坐標(x_u，y_u)位置上的單元Zu的頻率為f_RO，u，則k次陣列諧波中的分量kf_RO，u就可以用于監測對應(x_u，y_u)位置上的EMI分布情況。

    根據文獻[11]的報道，環振的歸一化頻率偏移是由干擾信號的幅度決定的，而與干擾的頻率無關，對應的關系曲線如圖3所示，表現為歸一化頻率向負半軸偏移。

    組成環振的反相器的門延時是電源電壓的函數，可以用式(5)表示。其中，τ-V_DD互為倒數，α，β，γ為常量且可以通過直流仿真得到。由于EMI干擾，芯片電源網絡的供電電壓V₀會在V₀±A_EMI范圍內波動，我們在時域上以ΔV_DD對其進行分割，即可以近似求解出環振在EMI干擾下的振蕩周期變化。文獻[11]給出的歸一化頻偏與干擾幅度的關系由式(6)表達。其中，p(V_k)表示環振工作在第k個電壓間隙的概率，f_{RO_0}表示在無干擾條件下的環振頻率，Δf_{RO_RFI}表示加入干擾前后的環振頻率偏移變化量。

    如圖4所示，假設感應陣列是由16個感應單元組成，以4×4的結構均勻分布，且反饋信號為上述的頻移響應。通過測量EMI干擾注入前后的頻譜變化量，并將各單元的變化量分別代入式(7)的表達式中就可以計算出各個位置上的干擾幅度V_{EMI_ij}，進而得到陣列的EMI分布圖。

2 仿真設計

    本文采用的芯片工藝是Global Foundry(GF) 180 nm 1P5M工藝，其普通反相器INVX1正常工作下的門延時約為0.02 ns。作為例子，我們用401個INVX1組成環振，如圖5所示。

    HSPICE電路仿真網表如圖6所示，該模型除了環振和噪聲源外，還包含了芯片的封裝寄生參數和PCB級寄生參數，頻譜分析儀（或示波器）等效為50 Ω內阻，設備探測信號線上用電阻和電容表示高通濾波器。

    作為參照，分別對不帶噪聲源的401級環振和帶噪聲源的401級環振進行仿真，得到圖7所示的結果。圖中從上到下3個波形分別為環振最后一級反相器的輸出電壓、示波器兩端電壓和芯片電源引腳VDD的輸出電流。

    顯然，隨著時鐘的跳變，感應單元在電源線上產生了噪聲電流并通過電源網絡傳輸到芯片電源引腳，這充分說明了噪聲源對于產生噪聲電流的決定性作用。通過多組仿真，可知噪聲電流的幅度會隨著反相器驅動能力的增強而增大，但是，驅動能力的增強也伴隨著面積的增大，因此需要在這兩者之間權衡。實驗中也發現，最簡單的反相器INVX1就已經可以產生強度為200 μA的電流反饋信號，因此本文最終選擇INVX1用于實現感應陣列。同時，值得注意的是，由于時鐘上升沿和下降沿均會產生噪聲電流，因此噪聲電流的頻率f_NS理論上應該是環振頻率f_RO的兩倍。

    測試芯片代號為“ICED1511”。如圖8所示，規劃內核面積約為3 mm×3 mm，方框所示的區域就是本文所要實現的感應陣列的位置，右圖中從上到下3種感應陣列分別為：(1)在常規電源網絡中的陣列；(2)在單螺旋電源網絡結構中的陣列；(3)在多螺旋電源網絡結構中的陣列。螺旋結構電源網絡的引入是為了使不同位置的EMI呈現一定的分布特性。在后續的討論中，本文將著重關注單螺旋結構電源網絡，該網絡中分布了9個感應單元。

    根據GF 0.18 mm工藝庫的數據手冊，隨著電壓降低或溫度升高，門延時會增加從而降低環振輸出頻率，我們選擇了tt_1p8v_125c（標準工藝、1.8 V供電、125 ℃溫度）這種稍微悲觀的情況進行門延時和環振周期計算。同時，為了保證能夠將諧波陣列在頻譜上分開，人為對環振長度進行設計，確保單元頻率之間有8%的遞增關系，如表1所示。

3 仿真結果

3.1 無干擾條件下的感應單元

    已知環振的頻率會隨著干擾幅度的增大而降低，而且兩者之間的關系已經在式(6)中被精確描述。因此，本文需要先驗證是否能夠在頻譜中識別到感應單元的信號。圖9展示了表1中第9個感應單元在無干擾條件下的頻譜圖。一次諧波和二次諧波分別位于77 MHz和155 MHz處，其對應的強度分別為-100 dB和-70 dB。開關噪聲的強度為-120 dB，為了避免開關噪聲影響信號觀測，后續的測量中首選環振的二次諧波分量。

3.2 無干擾條件下的感應陣列

    圖10顯示了感應陣列(9個單元)的仿真結果，頻率范圍在200 MHz以內，這個區間內具有1次和2次諧波陣列。頻譜信號的帶寬極小，彼此之間能夠良好區分，而且2次陣列諧波保持著較強的幅度，完全符合本文的設計要求。

3.3 有干擾條件下的感應陣列

    除了獲取直流電壓下的陣列噪聲頻譜，更重要的是要能夠觀察到感應陣列噪聲頻譜在干擾下的變化。圖11展示了一組對照實驗，通過改變干擾頻率來獲得感應陣列對EMI的頻率響應。

    干擾的存在使陣列頻譜在整個頻段內都存在噪聲，這無疑將影響甚至覆蓋一次陣列諧波，而且對二次陣列諧波也有所影響。當干擾的頻率正好處于陣列二次諧波頻率范圍內時（比如80 MHz到160 MHz之間），會加大噪聲對讀數的影響，降低讀數的準確性，增加讀數的難度。如圖11 (a)所示，干擾產生的諧波是頻譜上強度最大的信號，它的三個諧波處于二次陣列諧波周圍，此時處于100 MHz和150 MHz附近的單元諧波受到嚴重干擾，甚至不能完全確定哪些譜線屬于這9個陣列單元的同次諧波陣列，因此所加的干擾頻率一般要大于需要觀測的諧波陣列頻率范圍，如圖11 (c)所示，噪聲不會對所要觀察的二次陣列諧波產生影響。

    表2記錄了單螺旋電源網+INVX1型感應陣列在800 MHz干擾下的頻移和局部干擾幅度大小，以頻移量最小的INVX1-371為參照點，可以進一步計算出各單元之間的相對干擾幅度變化百分比，單元與單元之間的歸一化頻移最大相差了12%（INVX1-467），而干擾幅度則有6%左右的差別。根據表2的數據，繪制感應陣列各個位置上的歸一化頻移分布示意圖，如圖12所示。從圖中我們可以直觀地得到在800 MHz干擾下受擾較嚴重的熱點位置為最靠近電源輸入及干擾注入的INVX1-467。

    從以上對片上電源分配網絡和感應陣列電路的仿真結果可以知道，當干擾注入一個具有位置差異性的片上電源分配網絡時，芯片中各個位置對干擾的響應不同，干擾雜波到達這些位置時的強度也具有差異性，這樣的差異是射頻干擾雜波與片內寄生之間復雜的相互作用的結果，而本文提出的感應陣列測量方法可以測量出這樣的差異，得到外源射頻干擾在片上電源分配網絡的二維分布。結合對感應單元和感應陣列的仿真，本文認為：分布在芯片內不同位置的感應陣列產生的噪聲電流頻譜可以實時反映各單元的噪聲電流頻率，通過觀察陣列噪聲頻譜的移動就可以計算得到各個位置上的受擾幅度，最終得到EMI在片上電源分配網絡上的分布圖表，本文所設計的片上感應陣列理論上能測量出幅度高達1.1 V，頻率高達4 GHz的干擾，提出的片上干擾分布測量方法簡單而有效。

4 芯片測試

    ASIC芯片的測試平臺如圖13所示，內核供電除了由穩壓器產生外還可以來自外部可調電源，目的是用于測量感應陣列對于直流電壓的響應，而穩壓器供電外加射頻干擾輸入用于測量感應陣列的外源射頻干擾響應。測試板上需要兩組測試芯片，每個測試芯片有自己獨立的EMI輸入和3個探測輸出點，芯片與供電穩壓器之間包含對干擾雜波的濾波阻隔電路。通過RFI1端口注入IC1的外源雜波有可能會干擾到穩壓器芯片從而改變原有的輸出，為了驗證阻隔電路能有效防止穩壓器受到干擾、所加的干擾雜波確實注入芯片內，需要同時測量IC2作為參考，以排除穩壓器受干擾帶來的影響。由于電源PAD只包含ESD保護電路，可以增加開關控制是否進行IO供電，以觀察該保護電路對反饋信號的影響。

    圖14給出了芯片通電前后，網絡分析儀測量得到電源輸出OUT2的頻譜，掃頻范圍為0～400 MHz。當正常供電時，電源線上出現了區別于基底噪聲的反饋信號頻譜，說明感應陣列能夠工作，但由于芯片PAD將所有本該獨立的電源連到了一起，一旦給其中任何一個電源引腳供電就相當于為芯片內所有獨立模塊供電，它們產生的噪聲頻譜相互疊加難以區分，無法正常完成直流響應測量和干擾分布測量。

    因此，為了驗證在干擾下反饋信號頻譜會發生移動，要選取頻譜中較突出穩定的譜線進行觀察。圖15分別是在信號發生器輸出為200 MHz 4 mV和200 MHz 10 mV時的反饋信號頻譜，從示波器上測量到的電源干擾幅度約為0.29 V和0.65 V，此時測量點M1的頻率從105.41 MHz下降為104.61 MHz，即感應單元頻率隨著干擾幅度的增大而減小。

5 結論

    本文提出并設計的感應陣列，能夠有效地測量EMI在片上電源分配網絡上的二維分布。相比于其他文獻中的方法，本文的感應陣列不需要引入額外的引腳或者電源網結構，也無需使用復雜的模擬電路。本方法是一種簡單的、非介入性的方法，適合用于片上EMI二維分布的實時測量。

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作者信息：

王奕斌，顏  麟，粟  濤，陳弟虎，王自鑫

（中山大學 電子與信息工程學院，廣東 廣州510275）