中文引用格式： 高華，李輝. 14 nm工藝下基于CUPF的數字IC低功耗物理設計[J].電子技術應用，2017，43(9)：25-29.
英文引用格式： Gao Hua，Li Hui. Digital IC physical design low power implement based on CUPF flow under 14 nm process[J].Application of Electronic Technique，2017，43(9)：25-29.
0 引言
數字集成電路發展初期，芯片的面積和速度是衡量芯片設計質量的重要標準，而功耗問題并沒有引起芯片設計工作者的關注和重視。近年來，伴隨著超大規模集成電路（Very Large Scale Integration，VLSI）集成度的急劇增加、工作頻率的大幅提高，以及生產工藝的提升，數字芯片的功耗顯著增加。眾所周知，功耗會影響封裝和生產成本，同時功耗的增加還會引起電遷移等一系列問題，從而影響信號的完整性、降低芯片的可靠性。因此，功耗逐漸成為了當今數字IC設計的重要衡量標準[1]。
目前，數字集成電路的生產工藝進入了超深亞微米時代。國內集成電路行業在生產工藝和設計方面都比較落后。國際方面，芯片制造商臺積電（TSMC）、GF（Global Foundry）生產工藝達到了7 nm水平。芯片設計商Intel、AMD、NVIDIA也逐漸投入28 nm以及更先進工藝芯片的設計工作。技術方面，芯片特征尺寸的減小給低功耗設計在系統級、算法級、電路級以及門級的實現提出了新的挑戰，因此現有的低功耗設計方法面臨著優化和淘汰，傳統的基于UPF的低功耗物理設計流程設計周期長、可修復性比較差，很難保證設計的正確性，難以滿足目前大規模數字芯片快速精準開發設計的要求。現階段，針對超深亞微米數字芯片的物理設計的文獻比較少，因此14 nm工藝實現芯片的低功耗物理設計具有現實意義和研究價值。
1 基于CUPF的低功耗設計流程簡介
UPF為IEEE1801 Unified Power Format標準。數字IC設計人員將電源電壓、隔離單元以及電源開關等與功耗相關的設計約束寫入UPF文件[2]。UPF以TCL 腳本的形式貫穿于RTL-to-GDSII設計流程的始終。
在傳統的物理設計流程中，物理設計的每一個階段都會讀入UPF，即每一個設計步驟都進行相應的低功耗優化。IC Compiler 會讀入UPF文件，并且根據低功耗優化引入的特殊元件，導致UPF產生新的連接關系從而直接修改原UPF文件。這種方式導致在物理設計的每一階段都會重新修改整個UPF，并且不利于追蹤變化。
基于CUPF的低功耗設計流程在物理設計過程中不會因為低功耗優化而改變原始UPF文件，而是在每一個設計階段將UPF的變化寫入SUPF（Supplement UPF）。在物理設計的開始階段，IC Compiler讀入前端網表（Netlist）和UPF進行芯片的布局規劃、單元放置、時鐘樹綜合以及布線工作。然而在布局優化和時鐘優化過程中，IC Compiler會根據時序、功耗、阻塞等因素插入或者刪除特殊單元，從而改變UPF定義的連接關系，本文將這些針對UPF的改變寫入SUPF而不是改變原始的CUPF，然后將最終的SUPF和CUPF整合在一起交付PrimetimePX等工具進行功耗分析[3]。具體流程如圖1所示。
基于CUPF的低功耗設計流程與基于UPF的傳統設計流程相比具有以下優點和創新：
(1)CUPF避免了IC Compiler在設計的每個階段讀取原始UPF并且全局修改造成的時間浪費，有助于縮短芯片物理設計周期和提高良品率。
(2)CUPF在物理設計的每個階段只是保存了UPF發生改變的部分，而不是對原始文件進行反復修改，從而利于UPF變化追蹤，及時反饋和修改不必要的約束。
(3)CUPF相對于UPF占用更少的存儲空間，有利于滿足龐大物理設計數據的內存需求。
2 基于CUPF的14 nm芯片低功耗物理設計與實現
本設計針對GF 14 nm工藝下GPU的fch_sata_t模塊進行低功耗設計。fch_sata_t是芯片內部用于控制全局模塊電源開關的控制模塊，其內部包含大約567 136個門單元，工作頻率在1.1 GHz。考慮到數目龐大的晶體管和較高的工作頻率帶來的靜態功耗和動態功耗，此模塊使用門控電源、多電源電壓和多閾值電壓等低功耗技術進行物理設計。
2.1 門控電源低功耗技術實現
門控電源技術基本原理是根據芯片中各個模塊的工作情況，選擇性地控制各模塊的電源供給，減少門電路不工作時的短路電流，從而降低芯片總體的動態功耗。
用于實現門控電源技術的基本單元是電源開關單元（Power Switch Cell）。同時，為了減少不同模塊在不同電源狀態下的相互干擾，需要插入隔離單元（Isolation Cell）將可掉電區域和常開區域進行隔離[4]。電源開關單元和隔離單元如圖2所示。
2.1.1 電源開關單元的實現
在UPF文件中，將門控電源低功耗中用到電源開關單元命名為SW_PD_P1，在GF14制程工藝下，利用庫元件hdpghdr2vspacexssM160D4bl作為開關電源單元，并且指定SW_PD_P1控制的電源域為PD_P1。開關電源單元在CUPF中的描述如下所示[5]：
create_power_switch SW_PD_P1
-domain PD_P1
-input_supply_port {vin VDDCR_SATA}
-output_supply_port {vout VDDINT_P1}
-control_port {Min u_fch_sata_A/mother_sleep/Y }
-control_port {Din u_fch_sata_A/daughter_sleep/Y}
-on_state {SW_ON vin {!Min && !Din}}
-off_state {SW_OFF {!(!Min && !Din)}}
map_power_switch SW_PD_P1
-domain PD_P1
-lib_cells {hdpghdr2vspacexssM160D4bl}
上述引入的電源開關單元SW_PD_P1陣列插入DEF的方式有兩種：網格型和環型。網格型的插入方式實現起來比較困難，對繞線資源和時序的影響比較大，但是這種網絡的優點在于占用的面積比較小；環型的插入方式實現起來比較簡單，并且占用的繞線資源較少，不會引起繞線阻塞，但是這種網絡對面積的占用比較大。因為fch_sata_t面積比較小，并且門電路的使用率比較高，因此本模塊使用網格型電源開關的插入方式。插入方式在UPF中描述為[6]：
create_power_switch_array
-lib_cell SW_PD_P1: hdpghdr2vspacexssM160D4bl
-bounding_box {302.145 -211.34 314.045 -200.94}
-x_increment 11.9
-y_increment 10.4
其中，-lib_cell指的是電源開關單元所用的庫元件；-bounding_box指的是電源開關單元放置的具體位置；-x_increment和-y_increment指的是相鄰的電源開關之間的橫向和縱向距離設置。當然，以上的距離參數由實際的電源條帶的分布決定。SW_PD_P1在模塊中的具體實現效果如圖3、圖4所示。
由圖3可以看出，相鄰兩行的電源開關單元交錯擺放，這樣有利于提高電源開關單元的利用率。每一個電源開關單元的面積約為2.16 μm2，模塊中共用到3 685個電源開關單元，因此電源開關單元共占用7 959.6 μm2，相當于模塊1.9%的面積，滿足設計要求。
2.1.2 隔離單元的應用
隔離單元是數字IC物理設計中出現的又一重要的物理單元（Physical Cell）。不同工作狀態的電源域不可避免的會有相互干擾，甚至有可能導致邏輯功能上的錯誤。因此，在門控電源低功耗技術的實現過程中，需要在電源常開區域和可關斷電源區域插入隔離單元[7]。在placement階段，通過CUPF插入隔離單元，插入的實現過程如下：
set_isolation ISO_LO_P1_GLB
-domain PD_GLB
-source SS_P1
-diff_supply_only TRUE
-isolation_power_net VDDCR_SATA
-isolation_ground_net VSS
-name_suffix _ISO_LO_P1_GLB
-clamp_value 0
set_isolation_control ISO_LO_P1_GLB
-domain PD_GLB
-isolation_signal u_fch_sata_AON_0/d0nt_P/Z
-location self
-isolation_sense low
map_isolation_cell ISO_LO_P1_GLB
-domain PD_GLB
-lib_cells {hdvionoclamplonxss2ul}
可以看出在模塊中定義的隔離單元為ISO_LO_P1_GLB，其控制隔離的電壓源是PD_GLB，隔離單元的VDD來自電源條帶VDDCR_SATA，隔離單元的VSS來自電源條帶VSS。另外，UPF定義單元庫元件hdvionoclamplonxss2ul 等作為隔離單元。隔離單元在DEF里面的實現如圖5所示。
2.2 多電源電壓低功耗技術實現
多電源電壓低功耗技術是CUPF應用于數字IC低功耗物理設計的又一重要體現。
在RTL設計階段，設計人員根據低功耗需求對芯片進行模塊劃分，UPF也會根據劃分的模塊定義相應的電源約束。IC Compiler需要讀入UPF并且根據約束在不同模塊正確設計相應模塊的電源結構[8]。在UPF中，對電源域的定義如下：
create_power_domain DFT_AON -include_scope
create_power_domain DFT_AON
-elements{vl_sms_fch_sata_t1_sms_proc_sms_1_stp
fch_sata_t1_clken_sync fch_sata_t1_clksms_gate
fch_sata_t_wrck_gate}
create_supply_net VDDCR_SATA
-domain DFT_AON -reuse
create_supply_set SS_DFT_AON
-function { power VDDCR_SATA}
-function {ground VSS}
這里定義了名為DFT_AON的電源域用于為DFT模塊提供電源。因為-include_scope選項，IC Compiler會自動為DFT_AON電源域在DEF中映射為對應的電壓域(voltage area)。
對于多電源電壓設計，不同的電壓域之間需要插入電平轉換器單元（Level Shifter）。電平裝換器單元能夠過渡不同電壓域之間的切換，IC Compiler會在單元擺放階段根據UPF中關于轉換器單元的定義自動插入電平轉換單元。CUPF中關于電平轉換器單元的定義為：
set_level_shifter
LS_VDDCR_FCH_S5_VDDCR_FCH -domain
PD_VDDCR_FCH_S5 -applies_to inputs -rule both
-location self
name_suffix LS_VDDCR_FCH_VDDCR_FCH
map_level_shifter_cell
LS_VDDCR_FCH_S5_VDDCR_FCH
-domain PD_VDDCR_FCH_S
-lib_cells {hdlsbf2g6011 …}
由以上CUPF命令可得，定義了名為LS_VDDCR_FCH_S5_VDDCR_FCH的電平轉換器單元，并指定單元庫中hdlsbf2g6011等元件作為電平轉換器單元。單元所在的電源域為PD_VDDCR_FCH_S，主要功能是完成電壓VDDCR_FCH_S5到VDDCR_FCH的轉變。通常，電平轉換器單元的面積比較大，占用比較多的繞線資源，因此對時序和阻塞有一定的影響。為了盡量減少電平轉換器單元帶來的負面影響，需要規定特定的區域將電壓轉換器單元放置在一起，并且靠近電壓域臨界區域。Level Shifter在DEF中的分布如圖6所示。
實現過程如下：
create_bounds -name Shifter_region
-coordinate { -120.23 30.83 -200.65 60.72}
-type soft shifter_cells
3 實驗結果及分析
本次設計針對基本14 nm工藝的fch_sata_t模塊設計，fch_sata_t是GPU中控制其他模塊電源模式的控制單元。模塊含有567 136個門電路單元、68個宏單元。fch_stat_t的DEF布局如圖7所示。
芯片設計全過程基于本文提出的基于CUPF的設計流程，應用了電源開關技術、多電壓電源技術以及多閾值電壓等低功耗技術。參考目前主流數字IC設計公司的驗證流程，本設計利用Synopsys的產品PrimetimePX進行功耗分析，并利用圖形化界面的Show Power Analysis Driver選項得到優化前后功耗分析柱狀圖如圖8、圖9所示。
由以上柱狀圖可以看出，優化后模塊總功率減少了約為8.675%。其中靜態功耗即Leakage Power為7.691×10-3 W，占總功耗的19.23%；動態功耗即Switch Power和Internal Power分別為5.652×10-3 W與0.026 7 W，占總功耗的80.77%；總功耗約為0.039 9 W，小于設計要求的0.050 W，滿足設計要求。
4 結論
本次設計主要對GF14 nm工藝下數字IC進行低功耗物理設計，提出全新的基于CUPF的物理設計流程，芯片中所用到的電源開關單元技術和多電源電壓技術等都是基于CUPF設計流程展開。最終經過PrimetimePX分析表明該設計流程具有很好的魯棒性，較短的設計周期，并且芯片的功耗得到明顯降低。
參考文獻
[1] 王超，田太慶，王明江.SoC物理設計低功耗方法研究[J].微處理機.2011(02).
[2] 石玉龍，張立超，柏璐.ASIC后端設計中低功耗時鐘樹綜合方法[J].信息通信.2009(04).
[3] 李娜.UHF RFID電子標簽芯片的低功耗物理設計與時鐘樹綜合[D].西安：西安電子科技大學，2013.
[4] 賀京.基于65 nm的低功耗設計與等價性驗證[D].西安：西安電子科技大學，2013.
[5] 鐘濤，王豪才.CMOS集成電路的功耗優化和低功耗設計技術[J].微電子學.2000(02).
[6] 高丹，劉海濤.CMOS數字電路低功耗的層次化設計[J].微電子學與計算機.2008(01).
[7] 徐芝蘭，楊蓮興.CMOS集成電路低功耗設計方法[J].微電子學.2004(03).
[8] 郝冬艷，張明，鄭偉.低功耗VLSI芯片的設計方法[J].微電子學與計算機.2007(06).
作者信息：
高 華，李 輝
(中國科學技術大學 信息科學技術學院，安徽 合肥230026)