0 引言

    網絡帶寬的增長和網絡安全協議的多樣化，導致密碼應用不斷擴大及對密碼設備性能要求不斷提高。對于運算密集型的密碼算法，數據流驅動的粗粒度密碼邏輯陣列(Coarse-Grained Cryptographic Logic Array，CGCLA)結構可充分利用其數據并行性和算法流水的特性，達到密碼運算速度快、靈活性高等性能要求。然而面對如此靈活高效的可重構數據通路，若陣列控制器控制效率低，延遲和面積大，則控制時間開銷與數據路徑時間開銷相當，因此控制路徑可能成為關鍵路徑，將導致成本高、擴展性差等問題，所以高效率的控制器將成為CGCLA發揮其良好性能的關鍵。

    本文對3種主流可重構處理架構的控制模式進行研究，發現ADRES架構的控制器存在面積規模大、可擴展性差等問題；XPP架構下控制范圍存在局限性、控制流間信息交互難等問題；MorphoSys架構下控制流單一，且存在交互開銷和存儲開銷大的問題。針對以上架構存在的控制缺陷，從對稱密碼算法結構出發，提取控制流特征，采用了全動態的配置信息技術，提出了一種性能強大的四層控制模型，并設計了在該模型下面向CGCLA的可編程控制網絡結構，克服了控制器可擴展性差、交互時間長、信息交互難、控制流單一、映射算法困難等問題，從而能很好地支持對分組密碼算法和序列密碼算法的高效控制。

1 主流可重構密碼處理架構控制模型研究

    目前，可重構密碼處理架構主要有兩種：陣列結構（ADRES^[1]、XPP^[2]、MorphoSys^[3]、S-RCCPA^[4]等）和VLIW結構（Cryptonite^[5]、CCproc^[6]、RCB-CP^[7]等）。對于實現運算密集型密碼算法，陣列結構數據加速、資源利用率等性能更優。

    ADRES架構由超長指令字處理器控制，屬于集中控制方式，能做到配置信息的周期級切換，但是超長指令字處理器定制性太強，導致面積規模大、可擴展性差等問題。XPP架構的控制模式屬于半集中式控制，每個陣列處理簇能產生至少一個控制流，通過配置頁面切換，能實現比ADRES架構更為靈活的控制，然而當需要數據流圖或控制流圖交互時，此架構不能實現或者實現效率很低，從而可能造成算法映射困難、配置管理器間交互開銷大等問題。MorphoSys架構由于只有單一的主處理器控制陣列，只能產生單一的控制流，對于多種密碼算法的并行實現適配效率非常低，降低了陣列數據并行性的優勢，而且存在控制與運算交互時間長、局部存儲開銷大等問題，所以不能實現高效控制。

    將以上3種主流架構的控制模型抽象成三層，如圖1(a)所示，對其進一步改進，抽象成四層控制模型，如圖1(b)所示。在配置頁面層與可重構陣列之間，加入可編程控制器，控制器能夠接收各個處理單元的反饋信息，并根據反饋信息選擇配置頁面，增強了數據流與控制流間信息交互能力，可以提高控制效率，但仍然存在可擴展性差、控制流單一等問題，且此種基于陣列的配置技術在配置頁面切換時會產生巨大功耗。

    對四層控制流模型進一步改進，如圖1(c)所示。控制層采用基于網絡互連結構的控制網絡設計，為每個處理單元分配一個能產生簡單控制流的可編程控制器(Programmable Control Element，PCE)，然后結合三維配置信息技術^[8]，為陣列的每個處理單元分配存儲空間來存儲算子配置信息，改進后的四層控制模型通過可編程控制器網絡互連可以產生不同或者復雜的控制流，通過三維配置信息技術能夠完成全動態配置，且能克服基于陣列配置技術帶來的頁面切換功耗大的問題。

2 對稱密碼算法控制方法研究

    為設計合適的粗粒度密碼邏輯陣列可編程控制器，就必須從對稱密碼算法的結構特征出發，總結提取合適的控制方法。

2.1 數據流復用控制

    無論是分組密碼算法的輪運算、序列密碼算法的記憶部件更新，還是雜湊算法消息擴展運算和輪運算，都滿足迭代原則，其數據流呈現很強的規律性：每次運算都使用了完全相同的數據流，每組中間數據都只與下一組數據直接相關。

2.2 不等長數據路徑控制

    分組和雜湊密碼算法在一個分組內需要計算多路數據，如圖2(a)所示。而每一路數據可能需要不同的操作，操作數據也有可能不同，為保證得到正確的計算結果，一般有兩種可行方案，第一種是在較短的路徑中插入無效操作使其與較長路徑等長，如圖2(b)所示。在路徑較多的情況下，該方式變得很復雜，且浪費資源。第二種是通過不斷向自身賦值的方式保持原值不變從而使較短的數據流停止，如圖2(c)所示，等到另一數據算出正確結果后再切換到下一數據流圖進行運算，即原來的一張流圖將被拆成兩張子圖，然而雜湊算法內部一般存在很多路數的運算，所以不適合采用第二種方式。在此，基于第二種用子圖切換實現等待的方式，提出一種寄存器等待的方式，如圖2(d)所示，通過使能寄存器，達到不同路徑的同步。相比前兩種方式，提高了資源利用率，也減少了子圖的數量，從而可以減少控制復雜度。

2.3 切換控制

    對稱密碼算法一般由多個執行不同運算的階段組成，相應的對稱密碼算法全局數據流圖一般由多個不同的子圖構成。分組密碼算法可分為初始運算、輪運算、輸出運算3個階段，序列密碼算法大致可分為密鑰輸入、記憶部件初始化和置亂輸出3個階段，而雜湊算法的每一輪采用的是完全相同的運算結構，一般不存在階段劃分。

2.4 鐘控、控選結構控制

    與分組密碼算法任意時刻有確定的數據流圖不同，序列密碼算法由于鐘控模型的存在，導致數據流有不確定性，這就要求在運算中臨時確定數據流圖，滿足此要求一種方法是采用選擇結構，同時實現兩路鐘控運算，相當于將控制流整合至數據流中，使其也同樣具有固定的數據流，代價是需要更多的資源，運算變得更加復雜。另一種方法是將計算鐘控值所需的抽取位傳遞至控制流，控制流根據抽取位決定數據流圖選擇，如圖3所示。這種方法資源變少、運算簡單，但控制流與控制流關系更加復雜。

3 可編程控制網絡設計

    針對主流架構存在的控制問題，本文提出了可編程控制網絡。用網絡結構解決控制器可擴展性差的問題，用緊耦合方式克服交互時間長的缺陷，用互連方式解決信息交互難、控制流單一、映射算法困難等問題。 

3.1 雙層網絡交互結構設計

    雙層網絡包括可編程控制網絡和用于數據處理的數據網絡。緊耦合的雙層網絡交互結構如圖4所示，其緊耦合主要體現在基本控制單元(Control Unit Cluster，CUC)與基本運算單元(Basic Processing Unit，BPU)之間存在一對一的耦合方式。該耦合方式通過硬連線實現，最大程度地減少了控制與運算交互時間，可以快速實現BPU配置頁面切換，且不占用互連資源。

3.2 可編程控制網絡互連結構設計

    可編程控制網絡是一個五向節點結構的網絡，其結構如圖5所示。主要包含了兩個功能模塊：可編程控制器PCE和路由單元SE（一個CUC包含一個PCE和一個SE）。其互連拓撲結構是由路由單元SE通過規模為4×4的2D Torus網絡互連構成。每個可編程控制器PCE可產生一個簡單的控制流，PCE通過SE互連，可以形成更多更復雜的控制流，然后與數據流完成整個算法在陣列上的映射。

3.3 可編程控制器PCE結構設計

    可編程控制器PCE功能的設計需依據對稱密碼算法控制流特點。基于功能的完備性考慮，根據第2章對對稱密碼算法研究得出的控制方法進行分析，得到可編程控制器PCE的功能需求，如表1所示。根據PCE功能需求，可以推出對應的基本功能組件，如表2所示。

    從表1、表2可知，本文提出的可編程控制器PCE必須具有5種基本功能組件，即計數、比較、布爾運算、值傳遞以及狀態寄存，以很好地支持對稱密碼算法控制流映射。可編程控制器PCE結構如圖6所示。

4 功能驗證與性能分析

4.1 功能驗證

4.1.1 AES算法控制流映射

    本文選取密鑰長度為128 bit、輪數為10輪的AES算法進行分析，根據AES算法結構和迭代型運算特點，對其進行數據流子圖劃分，子圖1實現開始的異或運算，子圖2實現1~9輪運算，子圖3實現第10輪運算。

    根據子圖切換條件及切換順序，選擇基本功能組件完成AES的控制流映射，如圖7所示，分別用到了計數器、比較器以及子圖選擇信號的值傳遞等基本功能組件，密鑰的讀取地址通過輪計數器產生。 

4.1.2 A5-1算法控制流映射

    根據是否輸入密鑰將整個A5-1數據流圖分成2個子圖，子圖1完成帶密鑰運算的86次初始化操作，子圖2完成之后的2輪100次空轉和114次置亂輸出。根據子圖切換條件及切換順序，選擇基本功能組件完成A5-1的控制流映射，如圖8所示，分別用到了計數器、比較器、布爾運算（LUT）以及子圖選擇信號的值傳遞等基本功能組件。

4.2 性能分析

    本文使用Synopsys公司的DC(Design Complier)工具，采用65 nm CMOS 工藝標準庫在tt_vlp2_25c的PVT環境下對規模為4×4可編程控制網絡進行邏輯綜合。綜合報告顯示，可編程控制網絡占用組合邏輯面積為12 256 μm²，非組合邏輯面積為1 456 μm²，總面積為13 712 μm²，折合等效與非門數 0.95萬門（13 712/1.44門），占整個CGCLA面積0.37%。映射AES控制流最大延遲為0.72 ns，即頻率達到1 389 MHz。映射A5-1控制流最大延遲為0.84 ns，即頻率達到1 190 MHz。從綜合結果可以看出，可編程控制網絡面積小、速度快，不會增加陣列面積資源或成為關鍵路徑。

    其次，將四層控制模型下的可編程控制網絡與三種主流架構下的控制器進行性能對比分析，結果如表3所示?？删幊炭刂凭W絡整體性能遠遠優于主流架構下的控制器，不僅可以提高了控制效率，且在關鍵配置技術上提供了很好的技術支持。

5 結束語

    為了解決當前主流密碼陣列架構下控制器可擴展性差、控制流單一、與數據流交互時間長等問題，本文提出了四層控制模型，并設計了面向粗粒度密碼邏輯陣列的可編程控制網絡。用AES和A5-1算法在控制網絡上映射，對其進行功能驗證和性能分析，結果表明，可編程控制網絡不僅支持分組密碼算法控制流映射，還支持序列密碼算法控制流映射，且面積小、延時少，靈活性和擴展性也很高，達到高效控制且開銷小的設計要求，適用于任意互連結構的粗粒度密碼邏輯陣列。與3種主流陣列處理架構進行六方面的性能對比，發現基于可編程控制網絡的四層控制模型整體性能遠超三層控制模型。

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作者信息：

劉  露1，徐金甫1，李  偉1，2，楊宇航1

（1.解放軍信息工程大學，河南 鄭州450001；2.復旦大學 專用集成電路與系統國家重點實驗室，上海201203）