| 基于FPGA的語(yǔ)音識(shí)別前端算法研究實(shí)現(xiàn) | |
| 所屬分類(lèi)：技術(shù)論文 | |
| 上傳者：aet | |
| 文檔大小：299 K | |
| 標(biāo)簽： FPGA | |
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| 文檔介紹：通過(guò)分布式語(yǔ)音識(shí)別DSR的研究,提出了基于FPGA平臺(tái)的前端處理系統(tǒng)結(jié)構(gòu)。對(duì)其中兩個(gè)除法器分別采用了LUT查找表和常數(shù)除法器的結(jié)構(gòu)。用VerilogHDL語(yǔ)言進(jìn)行建模仿真,并與Matlab的建模結(jié)果進(jìn)行了對(duì)比。結(jié)果表明,與之前的方法相比,系統(tǒng)能夠在較短的時(shí)鐘周期內(nèi)計(jì)算出LPCC系數(shù),節(jié)省了大量的運(yùn)算時(shí)間和一定的面積。 | |
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