文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.190047
中文引用格式： 楊檬瑋，田帆，單長(zhǎng)虹. 一種基于可變相位累加器的全數(shù)字鎖相環(huán)[J].電子技術(shù)應(yīng)用，2019，45(8)：71-74.
英文引用格式： Yang Mengwei，Tian Fan，Shan Changhong. An all-digital phase-locked loop based on variable phase accumulator[J]. Application of Electronic Technique，2019，45(8)：71-74.
0 引言
鎖相環(huán)路在模擬和數(shù)字通信以及無(wú)線(xiàn)電等各個(gè)領(lǐng)域中有著廣泛的應(yīng)用。與模擬鎖相環(huán)相比，全數(shù)字鎖相環(huán)有著易于集成、通用性高、成本較低等優(yōu)點(diǎn)，克服了模擬鎖相環(huán)直流零點(diǎn)漂移、抗干擾能力差、易受環(huán)境溫度變化影響的缺點(diǎn)。因此，隨著數(shù)字技術(shù)的飛速發(fā)展，全數(shù)字鎖相環(huán)已成為國(guó)內(nèi)外學(xué)者研究的熱點(diǎn)[1-5]，其中如何提高鎖相范圍、降低系統(tǒng)功耗等是研究者重點(diǎn)關(guān)注的問(wèn)題之一。
本文闡述了由可變相位累加器構(gòu)成的全數(shù)字鎖相環(huán)的系統(tǒng)結(jié)構(gòu)與工作原理，詳細(xì)說(shuō)明了可變相位累加器(Variable Phase Accumulator，VPA)的電路結(jié)構(gòu)，介紹了采用EDA（電子設(shè)計(jì)自動(dòng)化）技術(shù)設(shè)計(jì)該全數(shù)字鎖相環(huán)的方法，并給出了系統(tǒng)仿真與硬件實(shí)驗(yàn)結(jié)果。最后，將所提出的新型全數(shù)字鎖相環(huán)與傳統(tǒng)全數(shù)字鎖相環(huán)的主要參數(shù)進(jìn)行了比較分析。
1 全數(shù)字鎖相環(huán)的結(jié)構(gòu)及工作原理
基于可變相位累加器的全數(shù)字鎖相環(huán)的電路結(jié)構(gòu)如圖1所示[6-8]，該電路由數(shù)字鑒相器(Digital Phase Detector，DPD)、數(shù)字環(huán)路濾波器(Digital Loop Filter，DLF)、數(shù)控振蕩器(Digital-controlled Oscillator，DCO)三部分組成。
該鎖相系統(tǒng)采用正向過(guò)零型鑒相器，鑒相器中的寄存器是由一組D觸發(fā)器構(gòu)成。DCO模塊輸出的并行碼就是相位碼M，它反映了輸入信號(hào)和輸出信號(hào)之間的瞬時(shí)相位差。DCO 的輸出相位碼M并行送到D 觸發(fā)器的D端，而輸入信號(hào)與該觸發(fā)器的時(shí)鐘信號(hào)端相接。當(dāng)輸入信號(hào)Ui上升沿到來(lái)時(shí)，對(duì)D觸發(fā)器輸入端的相位碼進(jìn)行采樣，此時(shí)，D觸發(fā)器組鎖存的相位碼B便是鎖相系統(tǒng)此刻的瞬時(shí)相位誤差，從而完成了數(shù)字鑒相的功能。
數(shù)字環(huán)路濾波器在環(huán)路中對(duì)輸入噪聲起抑制作用，并且對(duì)環(huán)路的校正速度起調(diào)節(jié)作用。該環(huán)路濾波器的積分環(huán)節(jié)主要由可變相位累加器1構(gòu)成。鑒相器輸出的相位誤差碼B經(jīng)積分環(huán)節(jié)和比例環(huán)節(jié)后，產(chǎn)生相應(yīng)的積分與比例控制信號(hào)，將這兩組數(shù)碼經(jīng)全加器相加后，便可生成PI(比例積分)控制信號(hào)G，該信號(hào)用于調(diào)節(jié)數(shù)控振蕩器的頻率。改變比例系數(shù)或積分系數(shù)，可以調(diào)節(jié)PI控制參數(shù)。在數(shù)字環(huán)路濾波器(DLF)和數(shù)控振蕩器(DCO)之間插入一個(gè)緩沖寄存器，其目的是使DLF輸出的控制碼組能夠在同一瞬間并行送入DCO。
數(shù)控振蕩器(DCO)由可變相位累加器2構(gòu)成。若可變相位累加器的位數(shù)為N，NL和NH分別表示可變相位累加器低位數(shù)組與高位數(shù)組的輸入端口，則NL接DLF的PI控制碼組G，NH接鎖相頻率控制碼組J（該參數(shù)可從環(huán)路系統(tǒng)外部自由設(shè)定）。
在環(huán)路鎖相過(guò)程中，鑒相器隨時(shí)監(jiān)測(cè)輸入信號(hào)Ui與輸出信號(hào)Uo之間的瞬時(shí)相位誤差，當(dāng)相位誤差發(fā)生變化時(shí)，PI控制信號(hào)也將隨之變化，進(jìn)而可改變累加器的分頻系數(shù)，以調(diào)節(jié)數(shù)控振蕩器輸出信號(hào)的頻率，減小相位誤差的變化，通過(guò)反饋系統(tǒng)的閉環(huán)調(diào)節(jié)，最終使整個(gè)環(huán)路達(dá)到鎖定。
2 可變相位累加器（VPA）的電路結(jié)構(gòu)
8位可變相位累加器的電路結(jié)構(gòu)如圖2所示[9-10]。它主要由兩部分組成，其中6位全加器與寄存器構(gòu)成內(nèi)部累加器，完成對(duì)6位輸入信號(hào)B的累加，其輸出信號(hào)作為VPA輸出信號(hào)M的高6位M[8:3]。另一部分由計(jì)數(shù)控制器與2位計(jì)數(shù)器構(gòu)成可控計(jì)數(shù)器，其輸出信號(hào)作為VPA輸出信號(hào)M的低2位M[2:1]。
可控計(jì)數(shù)器的計(jì)數(shù)方式受累加器輸出信號(hào)第3位數(shù)碼M[3]的控制，其計(jì)數(shù)控制邏輯如表1所示。當(dāng)M[3]為0時(shí)，計(jì)數(shù)器保持初值00不變；當(dāng)M[3]為1時(shí)，計(jì)數(shù)器進(jìn)行從00至11的遞增計(jì)數(shù)。由于內(nèi)部累加器的時(shí)鐘信號(hào)clk1是系統(tǒng)時(shí)鐘信號(hào)clk的4分頻，則該累加器需要經(jīng)過(guò)4個(gè)系統(tǒng)時(shí)鐘周期再進(jìn)行一次累加操作。
本文所提出的可變相位累加器可以根據(jù)需要增加輸入與輸出信號(hào)的位數(shù)，其內(nèi)部累加器和可控計(jì)數(shù)器的位數(shù)也可隨意調(diào)整。
3 可變相位累加器結(jié)構(gòu)的數(shù)控振蕩器與積分器的設(shè)計(jì)
數(shù)控振蕩器的電路結(jié)構(gòu)如圖3所示，它由28位可變相位累加器2構(gòu)成。它主要由兩部分組成，其中23位全加器與寄存器構(gòu)成內(nèi)部累加器，完成對(duì)23位輸入信號(hào)的累加。其輸入信號(hào)由來(lái)自數(shù)字濾波器輸出的PI控制字G與來(lái)自環(huán)路外部端口的鎖相頻率控制字J組成。內(nèi)部累加器輸出信號(hào)作為VPA輸出信號(hào)M的高23位M[28:6]。另一部分由計(jì)數(shù)控制器與5位計(jì)數(shù)器構(gòu)成可控計(jì)數(shù)器，其輸出信號(hào)作為VPA輸出信號(hào)M的低5位M[5:1]。可控計(jì)數(shù)器的計(jì)數(shù)方式受累加器輸出信號(hào)第6位數(shù)碼M[6]的控制。當(dāng)M[6]為0時(shí)，計(jì)數(shù)器保持初值00不變；當(dāng)M[6]為1時(shí)，計(jì)數(shù)器進(jìn)行從00000至11111的遞增計(jì)數(shù)。由于累加器的時(shí)鐘信號(hào)clk1是系統(tǒng)時(shí)鐘信號(hào)clk的32分頻，則該累加器每經(jīng)過(guò)32個(gè)系統(tǒng)時(shí)鐘周期完成一次累加操作。
同理，積分器由24位可變相位累加器1構(gòu)成。其電路結(jié)構(gòu)與數(shù)控振蕩器類(lèi)似，只是此電路中內(nèi)部累加器取19位，其輸入端口是來(lái)自鑒相器的輸出信號(hào)。
4 全數(shù)字鎖相環(huán)整體設(shè)計(jì)與實(shí)驗(yàn)驗(yàn)證
該全數(shù)字鎖相環(huán)整體設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法，首先，按照系統(tǒng)整體設(shè)計(jì)方案確定系統(tǒng)模塊的劃分，再利用超高速集成電路硬件描述語(yǔ)言（VHDL）分別對(duì)各個(gè)模塊進(jìn)行設(shè)計(jì)，最后，將各個(gè)模塊連接起來(lái)構(gòu)成系統(tǒng)頂層電路，其電路連接圖如圖4所示。其中，輸入信號(hào)Ui與鑒相器、積分器以及緩沖寄存器模塊的時(shí)鐘信號(hào)輸入端CLK相接，作為這些模塊的時(shí)鐘觸發(fā)信號(hào)；系統(tǒng)時(shí)鐘信號(hào)與數(shù)控振蕩器模塊的時(shí)鐘信號(hào)輸入端CLK相接。
鑒相器中D觸發(fā)器組的輸入端D與數(shù)控振蕩器的輸出端M相接，接收來(lái)自系統(tǒng)輸出端的反饋信號(hào)。鑒相器的輸出端Q分別與積分器的輸入端B和全加器的輸入端Y相接，輸出系統(tǒng)的瞬時(shí)相位誤差信號(hào)，改變這二個(gè)端口的連接方式，可以分別調(diào)節(jié)積分系數(shù)與比例系數(shù)。積分器的輸出端M與全加器的輸入端X相接，其輸出端S與緩沖寄存器的輸入端D相接，從該寄存器Q端輸出的信號(hào)便是PI控制信號(hào)。該信號(hào)送入數(shù)控振蕩器的輸入端G，鎖相頻率控制信號(hào)J送入數(shù)控振蕩器的輸入端J，這兩組信號(hào)共同組成數(shù)控振蕩器的頻率控制字，用于調(diào)節(jié)其輸出信號(hào)的頻率。數(shù)控振蕩器輸出端M的信號(hào)，就是鎖相系統(tǒng)的輸出信號(hào)，同時(shí)又反饋到鑒相器的輸入端D，以實(shí)現(xiàn)系統(tǒng)的閉環(huán)控制。
在全數(shù)字鎖相環(huán)的系統(tǒng)仿真實(shí)驗(yàn)中，取系統(tǒng)時(shí)鐘clk頻率為500 MHz，輸入信號(hào)頻率為0.06 MHz，全數(shù)字鎖相環(huán)的系統(tǒng)仿真波形如圖5所示，其中ui為該鎖相環(huán)的輸入端口，m24至m28為輸出端口。從系統(tǒng)仿真圖中可見(jiàn)，從m26端口輸出的信號(hào)與輸入信號(hào)同相，從m25和m24端口輸出的信號(hào)分別為輸入信號(hào)的2倍頻和4倍頻信號(hào)，從m27和m28端口輸出的信號(hào)分別為輸入信號(hào)的2分頻和4分頻信號(hào)。
若取輸入信號(hào)頻率為3.92 MHz，其系統(tǒng)仿真波形如圖6所示，同理，當(dāng)環(huán)路鎖定時(shí)，在系統(tǒng)m24至m28不同的輸出端，也可分別得到與輸入信號(hào)ui同相、倍頻或分頻信號(hào)。
圖7給出了用FPGA實(shí)現(xiàn)的基于可變相位累加器全數(shù)字鎖相環(huán)的硬件電路測(cè)試波形。系統(tǒng)仿真與硬件測(cè)試結(jié)果都表明，該系統(tǒng)能夠?qū)崿F(xiàn)鎖相功能。
取系統(tǒng)時(shí)鐘頻率為500 MHz，分別對(duì)傳統(tǒng)全鎖相環(huán)和基于可變相位累加器的全數(shù)字鎖相環(huán)進(jìn)行了系統(tǒng)仿真實(shí)驗(yàn)，并對(duì)這兩種類(lèi)型電路的系統(tǒng)功耗、鎖相范圍和所占用FPGA芯片邏輯資源等情況進(jìn)行了對(duì)比分析，其分析結(jié)果如表2所示。由分析結(jié)果可知，本文所提出的新型全數(shù)字鎖相環(huán)與傳統(tǒng)全數(shù)字鎖相環(huán)相比較，其功耗降低了38 140 μW，所占用FPGA芯片的邏輯資源略有減少，鎖相頻率范圍擴(kuò)大了10倍。
5 結(jié)論
本文所提出的基于可變相位累加器的全數(shù)字鎖相環(huán)優(yōu)化了系統(tǒng)的電路結(jié)構(gòu)，在不增加所占用FPGA芯片邏輯資源的情況下，可拓展系統(tǒng)環(huán)路的鎖相頻率范圍，提高鎖相頻率，降低系統(tǒng)總功耗。由于該鎖相環(huán)內(nèi)部的信號(hào)是并行傳輸，故可大大提高系統(tǒng)的鎖相速度。而且，從鎖相環(huán)不同的輸出端可以分別得到與輸入信號(hào)同相、倍頻或分頻信號(hào)。
參考文獻(xiàn)
[1] 孫高陽(yáng)，劉亞靜，李秉格，等.一種消除反饋延遲的全數(shù)字鎖相環(huán)[J].電工技術(shù)學(xué)報(bào)，2017，32(20)：171-177.
[2] 趙信，黃金明，黃永勤，等.一款面向高性能SOC應(yīng)用的高精度全數(shù)字鎖相環(huán)設(shè)計(jì)[J].計(jì)算機(jī)工程與科學(xué)，2018，40(3)：388-393.
[3] 熊學(xué)海，付志紅，李勝芳，等.基于CPLD高精度全數(shù)字鎖相環(huán)[J].電子技術(shù)應(yīng)用，2010，36(12)：58-61.
[4] CHU H C，HUA Y H，HUNG C C.A fast-locking all-digital phased-locked loop with a 1 ps resolution time-to-digital converter using calibrated time amplifier and interpolation digitally-controlled-oscillator[C].IEEE International Conference on Electron Devices and Solid-State Circuits，2016：375-378.
[5] JANG S C，KIM S W，CHU S H，et al.An optimum loop gain tracking all-digital PLL using autocorrelation of bang-bang phase-frequency detection[J].IEEE Transactions on Circuits and Systems—II：ExpressBriefs，2015，62(9)：836-840.
[6] 單長(zhǎng)虹，王彥，陳文光，等.基于FPGA的高階全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)[J].電路與系統(tǒng)學(xué)報(bào)，2005，10(3)：76-79.
[7] CARAM J P，KENNEY J S，GALLOWAY J.A phase locked loop used as a digitally-controlled oscillator for flexible frequency synthesis[C].IEEE 16th Annual Wireless and Microwave Technology Conference，2015.
[8] 鄭建蘭，李振璧，姜媛媛，等.基于超前-滯后控制器的單相數(shù)字鎖相環(huán)研究[J].電子技術(shù)應(yīng)用，2013，39(12)：64-67.
[9] Xu Liangge，LINDFORS S.High-speed variable phase accumulator for an ADPLL architecture[J].IEEE International Symposium on Circuits and Systems，2008：1736-1739.
[10] 姚亞峰，孫金傲，霍興華，等.一種結(jié)合高精度TDC的快速全數(shù)字鎖相環(huán)[J].湖南大學(xué)學(xué)報(bào)(自然科學(xué)版)，2017，44(8)：131-136.
作者信息:
楊檬瑋，田 帆，單長(zhǎng)虹
(南華大學(xué) 電氣工程學(xué)院，湖南 衡陽(yáng)421001)