IBM和Leti在IEDM上分別發(fā)表了幾篇論文，其中包括聯(lián)合納米片論文。 我有機會與IBM高級邏輯與內(nèi)存技術(shù)總監(jiān)Huiming Bu和IBM高級工程師Veeraraghavan Basker一起坐下來聊聊，同時還采訪了Leti的高級CMOS實驗室負責(zé)人Francois Andrieu和流程與集成工程師Shay Reboh，一起談及了他們的工作。
IBM對先進工藝未來的看法
IBM在奧爾巴尼（CNSE）中心的 Albany 擁有一條開發(fā)線，在那里他們開發(fā)了5nm技術(shù)，現(xiàn)已轉(zhuǎn)讓給三星。 現(xiàn)在他們正在從事3 / 2nm工作。 盡管設(shè)備架構(gòu)發(fā)生了變化，并且需要使用一些獨特的工具，但與5nm相比，更先進工藝的工具復(fù)用率很高。 當(dāng)他們開始在新設(shè)備上工作時，他們會在微縮之前使用測試結(jié)構(gòu)來評估設(shè)備和材料。 如果使用節(jié)點1來開發(fā)材料和設(shè)備，那么微縮將成為工程問題。
IBM的一篇論文是“用于高性能和低功耗應(yīng)用的納米片技術(shù)中的多Vt解決方案（Multiple-Vt Solutions in Nanosheet Technology for High Performance and Low Power Applications”.）”。 按照他們的說法，水平堆疊納米片的一個關(guān)鍵挑戰(zhàn)是如何實現(xiàn)多個閾值電壓（Vts）。 在現(xiàn)在的FinFET，當(dāng)前的方法是使用各種功函數(shù)金屬的堆疊，但是在水平納米片中，片與片之間的間距必須盡可能小，以最小化電容并最大化性能。
IBM使用偶極子（dipoles）調(diào)諧Vts已有很長的歷史。 IBM首次推出高k金屬柵（HKMG）時就采用了使用偶極子的gate-first方法。 行業(yè)內(nèi)的其他廠商則采用 gate-last 技術(shù)，后者已成為HKMG的主要方法。 但是IBM早期在偶極子領(lǐng)域的經(jīng)驗為他們提供了對納米線有用的幫助。 用偶極子代替一堆功函數(shù)金屬可在納米片中實現(xiàn)多個Vts，并消除了采用納米片的關(guān)鍵障礙。
水平堆疊納米片的另一挑戰(zhàn)是需要首先在不蝕刻硅的情況下使SiGe層凹陷（ recess ），然后再蝕刻掉SiGe層以釋放Si層，再一次不蝕刻硅。 在“用于實現(xiàn)高性能邏輯堆疊GAA NanoSheet器件的新型SiGe干法選擇性蝕刻”（A Novel Dry Selective Etch of SiGe for the Enablement of High Performance Logic Stacked Gate-All-Around NanoSheet Devices）中，IBM討論了他們與Tokyo Electron進行的工作，以使用氣相各向同性蝕刻（注意： 我相信這是TEL的Certas Wing工具）。 與Si相比，他們能夠?qū)崿F(xiàn)SiGe（25％）的150： 1選擇性（selectivity）。
在第三篇文章中，我們討論了“ 全底電介質(zhì)隔離以實現(xiàn)用于低功率和高性能應(yīng)用的堆疊式納米片晶體管 ”（Full Bottom Dielectric Isolation to Enable Stacked Nanosheet Transistor for Low Power and High Performance Applications），IBM在本論文中公開了一種工藝，可以在堆疊的水平納米片式堆疊下創(chuàng)建電介質(zhì)，從而降低寄生電容并提高性能。 該電介質(zhì)是基于氮化硅的，但他們沒有透露其形成方式。 最初的納米片堆疊直接在硅上生長，以提供晶體外延生長，因此，不知何故，它們會蝕刻掉堆疊下方并重新填充。
他們還指出，與7nm FinFET相比，高水平的納米片在恒定功率下性能提高了25％以上，而在相同性能下功率降低了50％。 6、5、4nm FinFET的性能不如納米片。 納米片還具有光刻定義寬度的能力，從而可以在同一過程中形成具有最佳靜電效果的納米線，并獲得具有更高驅(qū)動電流的納米片。 IBM在2012年左右創(chuàng)建了納米片的名稱，并于2015年與GLOBALFOUNDRIES和三星公司合作發(fā)表了5nm納米片論文。 值得一提的是，三星最近宣布了一項基于聯(lián)合工作的3納米工藝，這將于2021年面世。
在我詢問了用于未來納米片的替代材料，他們說，第一代納米片將是硅。 他們進一步指出，除非在后端（BEOL）或寄生（parasitics）方面取得突破，否則替代材料將不值得付出如此復(fù)雜的代價。 您可以對齊納米片的硅方向，以獲得更高的遷移率。 超越納米片到CFET（基本堆疊的納米片，其中堆疊了n和p型器件），您可以將nFET定向為100，將pFET定向為110，以使兩者的遷移率最大化。 我問他們這是否是納米片之后的事，他們說他們無法發(fā)表評論。
Leti的觀點
在我對Leti訪談中，我們討論了他們與IBM所做的聯(lián)合論文，“ GAA納米片晶體管中應(yīng)變的成像，建模和工程設(shè)計 ”(Imaging, Modeling and Engineering of Strain in Gate-All-Around Nanosheet Transistors”)。 在這項工作中，他們再次專注于納米片/納米線，他們使用透射電子顯微鏡（TEM）成像來成像晶格常數(shù)并測量應(yīng)變。 這種技術(shù)可以使應(yīng)變在原子尺度上可視化。
圖1展示了他們對結(jié)構(gòu)所做的初始建模，這使他們期望承受輕微的拉伸。
圖1.納米片應(yīng)變建模，圖像由Leti提供。
他們在對溝道成像時發(fā)現(xiàn)的是，集成流（Integrated flow）對層間介電（ILD）層的溝道施加了壓縮應(yīng)力，這與建模時所期望的拉應(yīng)力相反。 您可以調(diào)節(jié)gate stack和觸點的應(yīng)力，Letti在管理應(yīng)力方面擁有很多專業(yè)知識，并且可以使用此技術(shù)校準模型。 圖2說明了結(jié)果。
圖2.溝道應(yīng)變的TEM圖像，圖像由Leti提供。
此處使用的應(yīng)力測量技術(shù)是由Leti開發(fā)的，并使用了一系列專業(yè)技術(shù)使其更加精確和敏感。 他們還發(fā)現(xiàn)，當(dāng)您沉積非晶虛設(shè)柵極，然后將其重結(jié)晶為多晶硅時，體積減小會產(chǎn)生凹穴和拉伸應(yīng)變。
IBM和Leti在IEDM上發(fā)表的關(guān)于納米片的工作繼續(xù)通過改進蝕刻，基于偶極子的Vt控制，通過在疊層下引入介電層降低寄生電容以及對納米片疊層中應(yīng)力的理解來使這項技術(shù)朝批量生產(chǎn)發(fā)展。
我們從中也可以看到壓力會影響移動性，進而影響設(shè)備性能，并且是優(yōu)化的關(guān)鍵參數(shù)。