在半導體制造中，3nm工藝是繼5nm MOSFET技術之后的下一個工藝節點。全球晶圓制造三巨頭（英特爾、三星和臺積電）都于2019年宣布了3 nm研發和量產計劃。三星的3nm工藝率先采用GAAFET（柵極全繞型場效應晶體管）技術，他們自稱為MBCFET（多橋溝道場效應晶體管）；而臺積電的3nm工藝仍繼續使用增強的FinFET（鰭式場效應晶體管）技術，2nm工藝將轉向GAAFET結構；英特爾有望于2023年發布基于GAA結構的5nm工藝（性能相當于前兩家的3nm工藝）。此外，IBM最近發布的2nm工藝芯片一直就采用跟其7nm和5nm芯片一樣的納米片（nanosheet）結構，也就是業界通稱的GAA技術。
3nm工藝競賽
“3nm”這一術語已經與晶體管的任何實際物理尺寸（諸如柵極長度、金屬間距或柵極間距）無關了。它已經成為半導體制造行業使用的一個商業或營銷術語，指的是比前代（5nm及之前的工藝）芯片在晶體管密度、運行速度和功耗方面都更為先進的新一代硅半導體制造工藝。例如，臺積電宣稱，與之前的5nm相比，其3nm FinFET芯片在相同的速度下可將功耗降低25％至30％，相同的功耗前提下可將速度提高10％至15％，并將晶體管密度提高約33％。
下面我們簡要回顧一下3nm工藝的研發和商業化進程：
2016年底，臺積電宣布計劃建設一個5 nm至3 nm節點晶圓制造廠，承諾投資額約為157億美元。
2017年，臺積電宣布在臺灣臺南科學園開始建設3納米半導體制造廠，計劃在2023年開始量產3 nm工藝芯片。
2018年初，IMEC和Cadence宣布使用極紫外光刻（EUV）和193 nm浸沒光刻技術成功流片3 nm測試芯片。
2019年初，三星提出計劃在2021年使用其自研的納米片（不是納米線nanowire）MBCFET晶體管結構技術制造3 nm芯片。與7nm相比，這種芯片性能可提高35％，功耗降低50％，面積減少45％。
2019年12月，英特爾宣布于2025年量產3納米芯片的計劃，以及2029年生產1.4 nm的規劃。
2020年1月，三星宣布開發出世界上第一個3納米GAAFET工藝原型，并宣稱將在2021年實現量產。
2020年8月，臺積電發布其N3 3 nm工藝的細節。這是一種有重大改進的新工藝，而不是對N5 5 nm工藝的迭代升級。與N5相比，N3可將性能提高10–15％，或將功耗降低25–35％，邏輯密度增至1.7倍。臺積電計劃在2021年進行風險生產，并在2022年下半年實現量產。
2021年5月，IBM宣布研發出2 nm芯片制造技術，并成功制造出“指甲大小”的芯片原型，其晶體管數量超過500億個。
臺積電：2 nm轉向GAAFET，與大學聯合探索新材料“半金屬Bi”
2018年末，臺積電董事長劉德音預測芯片工藝將繼續擴展到3 nm和2 nm節點，然而其他半導體專家尚不確定3 nm以下的節點是否可行。臺積電于2019年開始研究2 nm，2020年8月在新竹建立2 nm技術研發實驗室，預計今年將投入運營。在臺積電從3nm遷移到2nm時，也將從FinFET轉向GAAFET晶體管結構。據報道，臺積電有望在2023年或2024年進入2 nm風險生產。
臺積電的3nm, 2nm及至1nm工藝規劃，目前將0.1nm視為“未來計劃”，技術路線尚不明確。（來源：TSMC）
近日臺灣和大陸媒體將臺積電與臺灣大學和MIT聯合研發的新型半導體材料“半金屬Bi”夸大為“1nm重大突破”，似乎壓過了IBM本月初發布的2nm芯片。為證實這種“半金屬Bi”的特性與未來潛力，ASPENCORE《電子工程專輯》分析師專門研讀了5月12日在《自然》科學雜志上刊發的一篇題為《半金屬與單分子層半導體間超低接觸電阻》（《Ultralow contact resistance between semimetal and monolayer semiconductors》）文章。
據悉，這一創新的科研成果是由TSMC與國立臺灣大學和MIT共同研發出來的。在芯片工藝不斷發展的過程中，更低的通流電阻，和更小的導通損耗一直是業界研究的重點，而金屬和半導體界面處的勢壘，從根本上決定了接觸電阻和電流傳輸能力，這也是制約二維半導體性能提升的關鍵。
單分子層 MoS2場效應管的歐姆接觸和肖特基接觸比較（圖源：Nature）
此項研究成果表明，半金屬鉍Bi與單分子層二鹵代烴（TMDs）半導體材料間的歐姆接觸，其中金屬感應間隙態（MIGS）被充分抑制，TMDs中的簡并態在與鉍接觸時自發形成。通過這種方法，研究人員在單層二硫化鉬（MoS2）上實現了零肖特基勢壘高度、123Ω/um的接觸電阻和1135uA/um的通態電流密度（這兩個值分別是有記錄以來的最低值和最高值）。
歐姆接觸的原理和晶體結構（圖源：Nature）
并且該研究團隊在理論計算和試驗驗證方面均取得突破性進展，在TSMC成功制造出采用Bi-TMDs技術的10nm一下工藝的晶圓，還為單分子層的TMD FET建立了一個全新的基準，和相同工藝下的硅晶體管進行橫向比較得出：在低的歐姆接觸式集成電路大尺度微縮晶體管的關鍵技術，采用鉍（Bi）金屬材料能夠獲得目前最大的通流密度和最小的接觸電阻，可滿足下一代芯片工藝的技術目標。
國立臺灣大學電機系暨光電所吳志毅教授進一步說明，使用鉍為接觸電極的關鍵結構后，二維材料晶體管的效能不但與硅基半導體相當，又與目前主流的硅基工藝技術兼容，有助于突破摩爾定律的未來極限。雖然目前仍處于研究階段，但該成果能為新一代芯片提供省電和高速等優點。
在學術前沿研究領域獲得新技術突破的同時，臺積電在新一代工藝的研發和量產上也在穩步前行。根據臺積電的規劃，其3nm工廠已經建成，并正在努力提高產量。樂觀估計臺積電將在明年完成認證和試生產，并在2022年開始大規模量產。據稱自研M1芯片的蘋果芯片部門也開始與臺積電討論3nm芯片的訂單事宜，有計劃將3nm的M系列用于MacBook和iMac系列電腦，從而占據首發優勢。
據《電子時報》報道，臺積電最近宣布在2nm工藝方面取得重大內部突破，預計在2023年下半年進行風險試生產，并在2024年投入大規模生產。而針對前幾天《自然》的論文和絕緣材料提及到的1nm絕緣層，很大程度上是臺積電為了2025年實現1nm風險生產做的提前性研究。但是也有觀點稱，目前各家的GAA和三星MCB還有部分結構和工藝流程問題沒有解決，實現真正量產和高良率似乎還有些路要走。三星和臺積電目前的3nm也有產能問題，更何況比3nm復雜多倍的2nm量產了。
三星：3nm節點率先轉向GAAFET結構
三星的5nm并不是一個新工藝節點，而是其7nm平臺的衍生迭代產品。其晶體管密度提高甚至不及臺積電的N5，可能也不會高于英特爾的10nm。然而，三星的3nm節點將是一個全新的起點，因為它在業界率先采用MCBFET晶體管結構。該節點現在的目標是2022年進入量產，雖然在尺寸和密度方面沒有太大提升，但它可能會在技術和上市時間上取得一定的先發優勢。
三星率先推出GAAFET與英特爾2011年推出22nm的FinFET類似，當時FinFET的密度與臺積電的平面型28nm相當。盡管三星不會擁有密度優勢，但在市場上率先推出GAAFET技術仍將領先臺積電約三年。三星在2019年宣布計劃在十年內投資超過1000億美元以趕上臺積電，如果其MCBFET技術達到預期，將有助于縮短與臺積電的差距。
晶體管結構技術進化圖（圖源：三星）
基于GAA的FET（GAAFET）有多種形式，大多數研究都是基于納米線的GAAFET，它們具有較小的溝道寬度。這些類型的GAAFET通常用于低功耗設計，但很難制造出來。另一種實現方式是使溝道像水平鋪放的紙一樣，通過增加溝道面積來為性能和尺寸帶來好處。三星稱其基于納米片的GAAFET為多橋溝道FET或MBCFET。
在本月初舉行的線上IEEE國際固態電路會議上，三星工程師展示了其MBCFET結構的靈活性如何以極低的電壓實現片上存儲單元的寫入操作，其電壓可以降低數百毫伏，從而有可能大大降低未來芯片的功耗。三星電子副總裁Taejoong Song在會議上表示：“業界使用FinFET晶體管已有十年之久，但是在3納米工藝中，我們在晶體管四圍都使用了柵極包圍起來，這種新型晶體管具有高速、低功耗和小尺寸的優點”。
Song及其團隊正在利用這種靈活性來提高下一代SRAM性能。SRAM是一種六晶體管存儲單元，主要用作處理器上的高速緩存，它也是邏輯芯片封裝最密集的部分之一。三星測試了兩種方案來提高SRAM的寫入電壓裕度，這是切換單元狀態所需的最低電壓。其目的是降低寫入SRAM單元所需的電壓，而又不會使該單元變得不穩定，以至于其讀取會意外翻轉。他們提出的兩種方案都利用了納米片溝道寬帶Weff的調節靈活性，特別是相對于上拉晶體管加寬了傳輸柵極晶體管，該單元的寫入電壓要比現有結構低230 mv。
三星在其首個3GAE工藝設計中做出了許多承諾，其一是將工作電壓從0.75伏降低到0.70伏。三星宣布的總體PPA值也令人印象深刻：與7nm相比，3GAE將提供1.35倍的性能，0.5倍的功耗和0.65倍的裸片尺寸。
三星表示，這些性能數字是基于對頻率要求較高的芯片設計使用較大寬度的單元，而對省電更為重視的設計可以使用較小寬度的單元。除了3GAE，三星還透露其第二代3nm工藝將稱為3GAP，重點是高性能處理能力。3GAP流程將以優化為重點，并利用三星從3GAE中學到的知識。3GAE將于2021年投入風險生產，并有可能在2022年實現量產。
英特爾：2023實現納米帶GAA 5nm，2029年實現1.4nm工藝
在2020年國際VLSI會議上，英特爾CTO Mike Mayberry在其主題演講中討論了許多新的制造技術，包括從FinFET擴展到GAA，甚至到2D納米片結構，最終完全放棄CMOS。Mayberry博士預計納米線晶體管能夠在五年內實現量產，這將為英特爾指明前進的方向。
英特爾將業界通稱的GAA稱為納米帶（Nanoribbon），雖然還沒有像TSMC和三星那樣給出明確的GAA規劃圖，但預計新任CEO將加速英特爾追趕TSMC和三星的步伐。盡管10nm工藝一再拖延，英特爾仍堅信摩爾定律的持續發展，從FinFET向GAA的轉換也許是一個很好的契機。
今年英特爾會發布新的工藝節點（7納米），2022年推出7+版本，然后是2023的7 ++版本，以及一個全新的工藝節點，據信為5nm。照此推斷，2024將是5+，然后2025是5 ++和3nm。如果如Mayberry博士說的那樣，要在5年內實現大批量生產，我們預期英特爾將在2023-2024年實現5nm的GAA。
在最近舉行的IEEE國際電子器件會議（IEDM）上，英特爾展示了一種不同的晶體管堆疊方式：將一對NMOS和PMOS上下堆疊在一起。該方案可有效地將簡單CMOS電路的面積減少一半，這意味著未來IC的晶體管密度可能會翻倍。
英特爾工程師首先將這一方案應用于納米片晶體管結構，并構建了最簡單的CMOS邏輯電路--反相器。通過堆疊晶體管并調整互連，這種反相器的面積減少了一半。這一思路是否可行還有待驗證，不過其他研究機構和公司也在尋求堆疊納米片的設計方案，有的將它們稱為互補FET或CFET。比利時研究機構Imec率先提出了CFET概念，而臺灣的研究人員也發布了一種CFET結構，其中PMOS和NMOS有各自的納米片。
英特爾發布的未來十年制造路線圖。（圖片來源：Anandtech）
英特爾將按照每兩年一次重大節點升級的節奏進行。我們看到2019年推出了10nm（10nm +），今年將發布7nm，2023年發布5nm（將采用GAA結構），2025年發布3nm，2027年發布2nm，到2029年將發布1.4nm。
結語
10年前英特爾率先研發出采用FinFET結構的22nm工藝，但卻沒能保持兩年更新一代的節奏，逐漸被臺積電和三星甩在后面了。臺積電將FinFET發揮到了極致，也因為專注和全心的投入而贏得蘋果和英偉達等業界巨頭的信任。三星一直在追趕，現在把握住了GAAFET這一新型晶體管結構，能否趕上甚至超越臺積電就看GAA了。
