文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.201078
中文引用格式： 李芳，焦繼業(yè)，馬彩彩. 基于 HVCMOS工藝的H橋驅(qū)動(dòng)電路版圖設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2021，47(6)：35-39.
英文引用格式： Li Fang，Jiao Jiye，Ma Caicai. H-bridge driver circuit layout design based on HVCMOS technology[J]. Application of Electronic Technique，2021，47(6)：35-39.
0 引言
CMOS工藝具有低功耗、速度快、抗干擾能力強(qiáng)、高集成度、制程簡(jiǎn)單、成本低等優(yōu)點(diǎn)，已成為低壓模擬和數(shù)模混合集成電路的主流工藝技術(shù)[1]。為滿足高壓驅(qū)動(dòng)應(yīng)用領(lǐng)域的設(shè)計(jì)需求，在低壓LVCMOS工藝基礎(chǔ)上發(fā)展出高壓HVCMOS工藝。其相比高壓BCD(Bipolar-CMOS-DMOS)工藝，可省去外加生長外延、埋層，且不必考慮不同型器件的兼容與工藝光刻版重復(fù)利用[2-4]。HVCMOS工藝的出現(xiàn)為低成本的H橋驅(qū)動(dòng)設(shè)計(jì)提供一條可行的技術(shù)途徑。
在驅(qū)動(dòng)應(yīng)用設(shè)計(jì)中，器件導(dǎo)通高阻直接影響轉(zhuǎn)換效率與驅(qū)動(dòng)能力。因此，通常要求器件源漏導(dǎo)通內(nèi)阻在毫歐級(jí)。實(shí)際上，器件源漏導(dǎo)通內(nèi)阻既包括器件自身導(dǎo)通內(nèi)阻，也有物理版圖設(shè)計(jì)引入的寄生電阻(不同的封裝形式也會(huì)造成不同的引線電阻)。H橋的強(qiáng)驅(qū)動(dòng)性能依賴于優(yōu)良的后端物理版圖設(shè)計(jì)。
物理版圖是電路設(shè)計(jì)與制造的橋梁，影響設(shè)計(jì)性能與集成度[5]。本文從物理版圖角度對(duì)H橋驅(qū)動(dòng)進(jìn)行了優(yōu)化設(shè)計(jì)，旨在滿足H橋驅(qū)動(dòng)的高性價(jià)比應(yīng)用需求。
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作者信息：
李 芳，焦繼業(yè)，馬彩彩
(西安郵電大學(xué) 電子工程學(xué)院，陜西 西安710121)
