為網(wǎng)絡(luò)應(yīng)用設(shè)計(jì) IC" target="_blank">ASIC 面臨著獨(dú)特的挑戰(zhàn)。一是這些設(shè)備的帶寬和延遲性能測(cè)試比其他類型的 IC 所需的仿真周期要長得多。當(dāng)然，擴(kuò)展模擬會(huì)減慢整個(gè)設(shè)計(jì)過程。為了解決這些問題和其他問題，思科工程師采用了將仿真與仿真相結(jié)合的做法，以改進(jìn)和加速驗(yàn)證過程。
過去，思科會(huì)為每個(gè)新 IC 尋求獨(dú)特的驗(yàn)證機(jī)制。為了節(jié)省精力和時(shí)間，該公司與其工具供應(yīng)商 Mentor Graphics 合作，將可應(yīng)用于多種設(shè)計(jì)的方法標(biāo)準(zhǔn)化。
“轉(zhuǎn)向現(xiàn)成的仿真產(chǎn)品是有益的，尤其是大型芯片和系統(tǒng)的推出，”思科系統(tǒng)公司核心 ASIC 集團(tuán)的驗(yàn)證經(jīng)理 Afzal Malik 說。Malik 參與了用于企業(yè)和園區(qū)交換網(wǎng)絡(luò)的專用集成電路 (ASIC) 系列的仿真，即 Catalyst 9000 系列，它是思科最成功的產(chǎn)品線之一。
Malik 的小組使用仿真來解決難以發(fā)現(xiàn)的深循環(huán)錯(cuò)誤。如果沒有仿真，這些類型的錯(cuò)誤最終會(huì)在芯片中實(shí)現(xiàn)，而修復(fù)它們的成本非常高。該小組設(shè)定的目標(biāo)是通過仿真檢測(cè)所有錯(cuò)誤，通過在流片前結(jié)合形式驗(yàn)證仿真和硬件仿真來達(dá)到 100% 的覆蓋率。實(shí)現(xiàn)這些目標(biāo)將縮短上市時(shí)間。
挑戰(zhàn)僅始于帶寬和延遲性能測(cè)試，這些測(cè)試使得模擬運(yùn)行時(shí)間如此長。由于過多的構(gòu)建和運(yùn)行時(shí)間，復(fù)雜系統(tǒng)中的多芯片交互難以在仿真中進(jìn)行測(cè)試。隨著接口的不斷發(fā)展，設(shè)計(jì)驗(yàn)證小組會(huì)花時(shí)間開發(fā)驅(qū)動(dòng)程序和監(jiān)視器。一些網(wǎng)絡(luò)協(xié)議，例如 PTP 1588 和鏈路暫停和優(yōu)先流控制 (PFC)，是模擬密集型的，運(yùn)行時(shí)間很長才能達(dá)到穩(wěn)定狀態(tài)。
網(wǎng)絡(luò) ASIC 通常是大型設(shè)計(jì)，這意味著代碼覆蓋和功能覆蓋需要更多時(shí)間。此外，最新網(wǎng)絡(luò)標(biāo)準(zhǔn)的驗(yàn)證需要增強(qiáng)測(cè)試臺(tái)組件。最后一個(gè)挑戰(zhàn)是硬件/軟件協(xié)同驗(yàn)證，它涉及在流片之前在硬件上運(yùn)行實(shí)際軟件。
Malik 指出，仿真對(duì)于塊級(jí)驗(yàn)證和基本集成測(cè)試是不可替代的，但隨著設(shè)計(jì)尺寸的增加，仿真性能會(huì)下降，尤其是在使用多個(gè) ASIC 的系統(tǒng)上。為了克服挑戰(zhàn)，模擬是不夠的。
有一些與驗(yàn)證過程相關(guān)的術(shù)語應(yīng)該在這里定義。后門初始化和前門初始化是指如何從內(nèi)存中加載或提取內(nèi)容。前門流程意味著設(shè)計(jì)本身用于將數(shù)據(jù)移入和移出內(nèi)存。后門流程是測(cè)試平臺(tái)或軟件在不使用設(shè)計(jì)的情況下將數(shù)據(jù)移入和移出內(nèi)存的一種方式。測(cè)試工程師經(jīng)常想要預(yù)加載內(nèi)存內(nèi)容，或者在測(cè)試運(yùn)行結(jié)束或中途從內(nèi)存中提取數(shù)據(jù)，而后門訪問通常用于這種類型的內(nèi)存加載或提取。
Malik 報(bào)告說，他的團(tuán)隊(duì)在 90% 以上的測(cè)試中使用了后門初始化模擬。仿真并不是前門驗(yàn)證的理想解決方案。當(dāng)軟件配置 ASIC 并運(yùn)行生產(chǎn)軟件時(shí)，前門初始化成為一項(xiàng)要求。
為了應(yīng)對(duì)這些挑戰(zhàn)，思科的設(shè)計(jì)驗(yàn)證工程師為此 ASIC 設(shè)計(jì)引入了 Mentor Graphics 的 Veloce2 仿真器。仿真的運(yùn)行速度是仿真的千倍，并且其運(yùn)行時(shí)性能不會(huì)隨著設(shè)計(jì)尺寸的增加而降低。
與 FPGA 系統(tǒng)不同，基于 Veloce 的仿真環(huán)境提供完整的調(diào)試可見性。編譯和運(yùn)行步驟與仿真類似，使用簡單。例如，大量的驗(yàn)證組件，特別是記分牌、檢查器和功能覆蓋點(diǎn)，可以在仿真中重復(fù)使用，Malik 指出。
該小組使用模擬進(jìn)行設(shè)計(jì)啟動(dòng)。Malik 肯定，即使是仿真中的多單元級(jí)驗(yàn)證也是在芯片級(jí)獲得前幾個(gè)數(shù)據(jù)包的良好開端。
除了幫助發(fā)現(xiàn)在其他情況下檢測(cè)起來很費(fèi)時(shí)間的深循環(huán)錯(cuò)誤之外，仿真還有助于執(zhí)行真實(shí)軟件、在芯片上運(yùn)行性能測(cè)試以及系統(tǒng)級(jí)驗(yàn)證。仿真對(duì)于線速測(cè)試、流量控制和互聯(lián)網(wǎng)混合 (IMIX) 測(cè)試也很方便。暫停測(cè)試、數(shù)據(jù)路徑測(cè)試和負(fù)載平衡在仿真中高效執(zhí)行。
軟件和硬件團(tuán)隊(duì)都使用思科的 ASIC 驗(yàn)證環(huán)境。虛擬 PCIe 接口(左)通常供軟件團(tuán)隊(duì)在通過標(biāo)準(zhǔn) PCIe 接口與交換 ASIC 通信的控制平面上啟動(dòng)其操作系統(tǒng)或內(nèi)核。從軟件的角度來看，軟件團(tuán)隊(duì)就像在使用 ASIC 一樣運(yùn)作。但是，設(shè)計(jì)本身在模擬器中。
更多信息可以來這里獲取==>>電子技術(shù)應(yīng)用-AET<<
