基于UltraScale架構(gòu)FPGA的DDR3用戶接口優(yōu)化系統(tǒng)
電子技術(shù)應(yīng)用
文豐，李晴爽，李輝景
中北大學(xué) 電子測試技術(shù)國家重點(diǎn)實(shí)驗(yàn)室， 山西 太原030051
摘要： 為滿足高速傳輸系統(tǒng)領(lǐng)域?qū)τ趯?shí)時、高速數(shù)據(jù)采集與緩存的需求，結(jié)合Xilinx 提供的基于UltraScale架構(gòu)的XCKU060，在了解FPGA與DDR3相應(yīng)節(jié)點(diǎn)的定義與特性的基礎(chǔ)上，對其引腳進(jìn)行合理分配連接，使其能夠成功在IP核上運(yùn)行使用。為了方便用戶在軟件方面的使用，在此基礎(chǔ)上對其控制器接口引入讀寫FIFO和讀寫邏輯控制模塊，優(yōu)化了接口封裝，并在VIVADO軟件對讀寫過程進(jìn)行測試。該方法可滿足高速、大容量、實(shí)時數(shù)據(jù)的讀寫要求，充分發(fā)揮了DDR3存儲的靈活性。
關(guān)鍵詞：XCKU060；DDR3 SDRAM；讀寫方案優(yōu)化；IP核應(yīng)用；FPGA引腳分配；數(shù)據(jù)采集存儲
中圖分類號：TN919.3 文獻(xiàn)標(biāo)志碼：A DOI: 10.16157/j.issn.0258-7998.234079
中文引用格式： 文豐，李晴爽，李輝景. 基于UltraScale架構(gòu)FPGA的DDR3用戶接口優(yōu)化系統(tǒng)[J]. 電子技術(shù)應(yīng)用，2023，49(12)：98-102.
英文引用格式： Wen Feng，Li Qingshuang，Li Huijing. DDR3 user interface solution based on UltraScale architecture FPGA[J]. Application of Electronic Technique，2023，49(12)：98-102.
中文引用格式： 文豐，李晴爽，李輝景. 基于UltraScale架構(gòu)FPGA的DDR3用戶接口優(yōu)化系統(tǒng)[J]. 電子技術(shù)應(yīng)用，2023，49(12)：98-102.
英文引用格式： Wen Feng，Li Qingshuang，Li Huijing. DDR3 user interface solution based on UltraScale architecture FPGA[J]. Application of Electronic Technique，2023，49(12)：98-102.
DDR3 user interface solution based on UltraScale architecture FPGA
Wen Feng，Li Qingshuang，Li Huijing
State Key Laboratory of Electronic Testing Technology，North University of China，Taiyuan 030051，China
Abstract： In order to meet the needs of real-time and high-speed data acquisition cache in the field of high-speed transmission system combined with Xilinx′s XCKU060 based on Ultrascale architecture, on the basis of understanding the definitions and characteristics of the node corresponding to FPGA and DDR3, this design allocates all the pins that connect them properly, and make them run successfully on IP cores. For the convenience of users in the use of software, based on the above, read-write FIFO and read-write logic control modules are introduced to the controller interface, optimizing its interface encap sulation.The read-write process is tested in VIVADO software. The method can meet the high speed, large capacity, real-time data read-write requirements, and take advantage of the flexibility of DDR3 storage.
Key words : XCKU060；DDR3 SDRAM；read-write scheme optimization；IP core application；FPGA pin assignment；data acquisition and storage
0 引言
隨著現(xiàn)代數(shù)據(jù)存儲采集技術(shù)的高速發(fā)展，在數(shù)據(jù)采集過程中對于數(shù)據(jù)處理的要求越來越高，在保證得到的數(shù)據(jù)可靠且不丟失的同時，更要求數(shù)據(jù)處理速度快、實(shí)時性強(qiáng)、穩(wěn)定性高且功耗低。高速數(shù)據(jù)采集作為現(xiàn)代衛(wèi)星通信、傳感器及數(shù)據(jù)記錄儀等應(yīng)用設(shè)備的核心裝置，要采用滿足高帶寬、大容量的高速存儲設(shè)備。DDR是目前比較成熟的數(shù)據(jù)緩存技術(shù)[1]。
Xilinx UltraScale架構(gòu)的高性能FPGA具有低功耗、高速DSP和高塊RAM-TO-LOGIC比率的優(yōu)點(diǎn)；同時還提供了大量的電源選項(xiàng)，在所需的系統(tǒng)性能和最小功耗之間提供了最優(yōu)平衡；而且該芯片含有大量的高速差分線對GTH QUAD，可以很好地滿足傳輸大量高速差分信號的要求。本課題將使用基于此架構(gòu)的FPGA設(shè)計DDR3的讀寫操作。但DDR3不能直接被處理器訪問，因此需要設(shè)計一款控制器來管理DDR3的正常讀寫[2-3]。
本文詳細(xì)內(nèi)容請下載：http://m.jysgc.com/resource/share/2000005813
作者信息：
文豐，李晴爽，李輝景
（中北大學(xué) 電子測試技術(shù)國家重點(diǎn)實(shí)驗(yàn)室， 山西 太原030051）
此內(nèi)容為AET網(wǎng)站原創(chuàng)，未經(jīng)授權(quán)禁止轉(zhuǎn)載。