在 2024 年 SEMI 國際戰略研討會上，我（指代本文作者Scotten Jones，以下同）從技術和經濟的角度審視十年后邏輯將走向何方。以下是我的演講的討論。
為了理解邏輯，我相信了解前沿邏輯器件的構成是有用的。TechInsights 提供了詳細的封裝分析報告，我為 10 種 7 納米和 5 納米級設備獲取了報告，包括英特爾和 AMD 微處理器、Apple A 系列和 M 系列處理器、NVIDIA GPU 以及其他設備。
圖 1 說明了芯片區域（die area）的構成。
圖 1. 邏輯布局（Logic Layouts）
從圖 1 中可以看出，邏輯部分占芯片面積（ die area）略小于二分之一，內存部分略小于芯片面積的三分之一，而 I/O、模擬和其他部分則占平衡。我發現有趣的是，實際測量的 SRAM 內存面積比我通常聽到人們談論的片上系統 (SOC) 產品的百分比要小得多。右下角的圖顯示存在一個異常值，但除此之外，值緊密聚集。
單一邏輯幾乎占據了芯片面積的一半，因此從設計的邏輯部分開始是有意義的。邏輯設計是使用標準單元（standard cell）完成的，圖 2 是標準單元的平面圖。
圖2：標準單元
標準單元的高度通常用 Metal 2 Pitch (M2P) 乘以軌道（tracks）數量來表示，但從圖的右側可以看出，器件結構的橫截面圖也必須與單元高度相匹配并受到設備物理的限制。取決于接觸式多晶硅節距 (CPP：Contacted Poly Pitch) 的單元寬度也是如此，從圖的底部可以看到器件結構的橫截面圖，該結構再次受到物理約束。
圖 3 顯示了確定單元寬度和單元高度縮放實際限制的分析結果。我有一個演示文稿詳細介紹了縮放限制，在該演示文稿中，圖 2 和圖 3 之間有數十張幻燈片，但由于時間有限，我只能展示結論。
圖3：邏輯單元微縮
單元寬度縮放（Cell width scaling ）取決于 CPP，圖的左側說明了 CPP 如何由柵極長度 (Lg：Gate Length )、接觸寬度 (Wc：Contact Width) 和兩個接觸到柵極間隔物厚度 (Tsp：Contact to Gate Spacer Thicknesses) 組成。Lg 受泄漏限制，可接受泄漏的最小 Lg 取決于器件類型：具有單柵極的平面器件能夠使用一個厚度未受限制（約為30nm左右）的溝道表面；FinFET 和水平納米片 (HNS：horizontal Nanosheets) 限制溝道厚度（~5 nm），并分別具有 3 個和 4 個柵極。
最后，2D 材料引入了 <1 nm 溝道厚度的非硅材料，并且可以生產低至約 5 nm 的 Lg。由于寄生效應，Wc 和 Tsp 的擴展能力都有限。最重要的是，2D 器件可能會產生約 30 納米的 CPP，而當今的 CPP 約為 50 納米。
單元高度縮放（Cell height scaling ）如圖右側所示。HNS 提供單個納米片堆疊來代替多個fins。然后，向具有 CFET 的堆疊器件的發展消除了水平 np 間距，并堆疊了 nFet 和 pFET。目前的單元高度為 150nm 至 200nm，可以降低至約 50nm。
CPP 和單元高度縮放的結合可以產生每平方毫米約 15 億個晶體管 (1500 MTx/mm2) 的晶體管密度，而當今的晶體管密度<300MTx/mm2。應該指出的是，2D 材料可能是 2030 年中后期的技術，因此 1,500 MTx/mm2不在此處討論的時間范圍內。
圖 4 總結了英特爾、三星和臺積電宣布的工藝。
圖4：已公布的工藝節點
對于每個公司和年份，都會顯示設備類型、是否使用背面電源、密度、功率和性能（如果有）。功耗和性能是相對指標，英特爾不提供功耗。
在圖 4 中，領先的性能和技術創新以粗體突出顯示。三星是第一個在 2023 年投入生產 HNS 的公司，英特爾要到 2024 年才會推出 HNS，臺積電要到 2025 年才會推出。英特爾是第一個在 2024 年將背面電源投入生產的公司，三星和臺積電要到 2026 年才會推出。
我的分析得出的結論是，英特爾憑借 i3 成為性能領先者，并在所示期間保持這一地位，臺積電擁有功耗領先（英特爾數據不可用）和密度領先。
圖 5 展示了我們的邏輯路線圖，并包括預計的 SRAM 單元尺寸（稍后將詳細介紹）。
圖5：邏輯路線圖
從圖 5 中，我們預計 CFET 將在 2029 年左右推出，從而提高邏輯密度，并將 SRAM 單元尺寸縮小近一半（SRAM 單元尺寸縮小實際上已停止在前沿）。我們預計到 2034 年邏輯密度將達到 ~757MTx/mm2。
邏輯晶體管密度預測和 SRAM 晶體管密度預測如圖 6 所示。
圖 6. 晶體管密度預測
邏輯和 SRAM 晶體管密度的縮放速度都在放緩，但 SRAM 的晶體管密度在更大程度上有所放緩，并且邏輯現在具有與 SRAM 相似的晶體管密度。
圖 7 總結了 TSMC 與邏輯和 SRAM 相比的模擬縮放數據。模擬和 I/O 縮放也都比邏輯縮放慢。
圖7：模擬和I/O縮放
對于較慢的 SRAM 以及模擬和 I/O 擴展，一個可能的解決方案是Chiplet。Chiplet可以實現更便宜、更優化的工藝來制造 SRAM 和 I/O。
圖8：Chiplet
圖8右側的圖來自我與Synopsys合著的2021年論文。我們的結論是，即使考慮到增加的封裝/組裝成本，將大型 SoC 分解成Chiplet也可以將成本降低一半。
圖 9 顯示了邏輯、SRAM 和 I/O 的標準化晶圓和晶體管成本（請注意，該圖已根據原始演示進行更新）。
圖9：成本預測
右圖顯示了標準化晶圓成本。邏輯晶圓成本針對金屬層數量不斷增加的全金屬堆棧。SRAM 晶圓具有相同的節點，但由于 SRAM 的布局更為規則，因此僅限于 4 個金屬層。I/O晶圓成本基于16nm-11金屬工藝。我選擇 16nm 來獲得成本最低的 FinFET 節點，以確保足夠的 I/O 性能。
右圖是晶圓成本換算成晶體管成本。有趣的是，I/O 晶體管非常大，即使在低成本 16nm 晶圓上，它們的成本也是最高的（I/O 晶體管尺寸基于 TechInsights 對實際 I/O 晶體管的測量）。邏輯晶體管成本在 2nm 處上升，這是第一個臺積電 HNS 片節點，其微縮幅度不大。我們預計第二代 HNS 節點在 14A 時的微縮會更大（這與臺積電對其第一個 FinFET 節點所做的類似）。同樣，第一個 CFET 節點的成本也增加了一個節點的晶體管成本。除了一次性 CFET 縮小之外，由于縮小有限，SRAM 晶體管成本呈上升趨勢。該分析的底線是，盡管 Chiplet 可以提供一次性的好處，但晶體管成本的降低幅度將會不大。
下圖是我們得出的結論。
本文來自微信公眾號“半導體行業觀察”（ID：icbank）
