基于UVM的異步接口CAN控制器驗證平臺
電子技術(shù)應(yīng)用
孫維東，胡小剛
中國電子科技集團公司第五十八研究所，江蘇 無錫 214072
摘要： 針對帶有異步接口的CAN控制器，設(shè)計實現(xiàn)了一種基于UVM的隨機化、可重用的功能驗證平臺。該平臺使用面向?qū)ο蟮腢VM類搭建，代碼可重用性更強，開發(fā)周期更短；引入隨機化程度更高的激勵加快功能驗證的收斂速度，且更加貼近芯片的實際應(yīng)用場景；自動化比對機制可以實時地輸出結(jié)果報告，便于問題的定位和調(diào)試。平臺獨創(chuàng)性地實現(xiàn)了CAN總線代理器和異步接口驅(qū)動器兩個組件，兼容CAN 2.0B標準協(xié)議和Intel/Motorola異步接口時序，實現(xiàn)了平臺與DUT的數(shù)據(jù)交互。實驗結(jié)果表明，設(shè)計驗證平臺可以有效驗證待測設(shè)計異步接口CAN控制器。
中圖分類號：TN47 文獻標志碼：A DOI: 10.16157/j.issn.0258-7998.234101
中文引用格式： 孫維東，胡小剛. 基于UVM的異步接口CAN控制器驗證平臺[J]. 電子技術(shù)應(yīng)用，2024，50(1)：35-40.
英文引用格式： Sun Weidong，Hu Xiaogang. UVM based verification platform for CAN controller with asynchronous interface[J]. Application of Electronic Technique，2024，50(1)：35-40.
中文引用格式： 孫維東，胡小剛. 基于UVM的異步接口CAN控制器驗證平臺[J]. 電子技術(shù)應(yīng)用，2024，50(1)：35-40.
英文引用格式： Sun Weidong，Hu Xiaogang. UVM based verification platform for CAN controller with asynchronous interface[J]. Application of Electronic Technique，2024，50(1)：35-40.
UVM based verification platform for CAN controller with asynchronous interface
Sun Weidong，Hu Xiaogang
The 58th Research Institute of China Electronics Technology Group Corporation， Wuxi 214072，China
Abstract： For Controller Area Network(CAN) controller with asynchronous interface, a randomized and reusable function verification platform based on Universal Verification Methodology(UVM) is designed and implemented. The platform is built using object-oriented UVM classes. The code is more reusable and the development time is shorter. The introduction of a more randomized incentive accelerates the convergence speed of functional verification, and the random incentive is closer to the actual application of the chip. The automatic comparison mechanism can output the result report in real time, which is convenient for problem debugging.
Key words : IC design verification；universal verification methodology；reusable verification platform；controller area networ
引言
如今，集成了高性能多核系統(tǒng)、復(fù)雜總線互連、大容量存儲接口、高速外設(shè)接口、數(shù)模混合設(shè)計的片上系統(tǒng)級（System on Chip，SoC）芯片成為主流，芯片設(shè)計復(fù)雜度和規(guī)模日益增加。相較于設(shè)計，芯片驗證面臨的瓶頸問題更為嚴重，驗證花費的時間往往占據(jù)了芯片整體研發(fā)周期的70%以上。如何在芯片設(shè)計復(fù)雜性指數(shù)級增長的大趨勢下，既不犧牲功能驗證的完備性，同時又縮短驗證周期、降低驗證成本成為當下芯片驗證方法學(xué)探索的重要課題。
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作者信息：
孫維東，胡小剛
（中國電子科技集團公司第五十八研究所，江蘇 無錫 214072）
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