據(jù)韓媒 Chosunbiz 報道，三星電子近日在背面供電網(wǎng)絡（BSPDN）芯片測試中獲得了好于預期的成果，有望提前導入未來制程節(jié)點。

傳統(tǒng)芯片采用自下而上的制造方式，先制造晶體管再建立用于互連和供電的線路層。但隨著制程工藝的收縮，傳統(tǒng)供電模式的線路層越來越混亂，對設計與制造形成干擾。

BSPDN 技術將芯片供電網(wǎng)絡轉移至晶圓背面，可簡化供電路徑，解決互連瓶頸，減少供電對信號的干擾，最終可降低平臺整體電壓與功耗。對于三星而言，還特別有助于移動端 SoC 的小型化。

參考韓媒報道，三星電子在測試晶圓上對兩種不同的 ARM 內核設計進行了測試，在芯片面積上分別減小了 10% 和 19%，同時還獲得了不超過 10% 的性能、頻率效率提升。

Chosunbiz 稱，三星此前考慮在 2027 年左右的 1.7nm（IT之家注：此處存疑，以往報道中為 1.4nm）工藝中實現(xiàn)背面供電技術的商業(yè)化，但由于目前超額完成了開發(fā)目標，預計將修改路線圖，最早在明年推出的 2nm 中應用。

三星電子的兩大競爭對手臺積電和英特爾也積極布局背面供電領域：其中英特爾將于今年的 20A 節(jié)點開始推出其 BSPDN 實現(xiàn) PowerVia；而根據(jù)科技博客 More Than Moore 消息，臺積電預計將在 2025 年推出標準 N2 節(jié)點后 6 個月左右發(fā)布對應的背面供電版本。