臺(tái)積電近期在荷蘭阿姆斯特丹舉行的歐洲開放創(chuàng)新平臺(tái)（OIP）生態(tài)系統(tǒng)論壇上宣布，該公司有望在2026年底量產(chǎn)其A16（1.6nm級(jí)）工藝技術(shù)的首批芯片。新的生產(chǎn)節(jié)點(diǎn)采用臺(tái)積電的超級(jí)電源軌（SPR）背面供電網(wǎng)絡(luò)（BSPDN），可實(shí)現(xiàn)增強(qiáng)的供電，將所有電源通過芯片背面?zhèn)鬏敚⑻岣呔w管密度。但是，雖然BSPDN解決了一些問題，但它也帶來了其他挑戰(zhàn)，因此需要額外的設(shè)計(jì)工作。

臺(tái)積電的A16工藝將使用全環(huán)繞柵極（GAAFET）納米片晶體管，其架構(gòu)類似于臺(tái)積電N2系列工藝（2nm級(jí)）的晶體管，并包括背面供電軌以增強(qiáng)供電并提高晶體管密度。與N2P制造技術(shù)相比，A16有望在相同電壓和復(fù)雜度下提高8%~10%的性能，或在相同頻率和晶體管數(shù)量下降低15%~20%的功耗。此外，臺(tái)積電估計(jì)高端人工智能（AI）處理器的芯片密度將增加1.07倍~1.10倍，具體取決于所使用的晶體管類型和庫(kù)。

臺(tái)積電設(shè)計(jì)解決方案探索和技術(shù)基準(zhǔn)測(cè)試部門總監(jiān)Ken Wang表示，從架構(gòu)上講，A16晶體管與N2晶體管相似。這簡(jiǎn)化了從N2遷移到該工藝技術(shù)的過程。

“從N2P到A16的邏輯布局遷移實(shí)際上非常簡(jiǎn)單，因?yàn)閱卧Y(jié)構(gòu)和大多數(shù)布局模式都完全相同，”Ken Wang說。“因此，除了保持相同的正面結(jié)構(gòu)外，A16的優(yōu)點(diǎn)還在于它繼承了N2設(shè)備寬度調(diào)制的NanoFlex功能，以實(shí)現(xiàn)最大驅(qū)動(dòng)強(qiáng)度。”

臺(tái)積電的超級(jí)電源軌通過專門的接觸器將背面供電網(wǎng)絡(luò)直接連接到每個(gè)晶體管的源極和漏極，從而最大限度地縮短了導(dǎo)線長(zhǎng)度和電阻，以最大限度地提高性能和功率效率。從生產(chǎn)角度來看，這種實(shí)現(xiàn)是最復(fù)雜的BSPDN設(shè)計(jì)之一，其復(fù)雜性超過英特爾的PowerVia。

然而，先進(jìn)的BSPDN實(shí)現(xiàn)也意味著芯片設(shè)計(jì)人員必須完全重新設(shè)計(jì)他們的供電網(wǎng)絡(luò)，以新的方式進(jìn)行布線，因此，應(yīng)用新的布局和布線策略，這是意料之中的。此外，他們還必須進(jìn)行一些熱緩解，因?yàn)樾酒臒狳c(diǎn)現(xiàn)在將位于一組導(dǎo)線下方，使散熱更加困難。

設(shè)計(jì)帶有背面PDN的芯片本質(zhì)上意味著采用新的實(shí)現(xiàn)方法，因?yàn)樵S多事情都在發(fā)生變化，包括設(shè)計(jì)流程本身。Ken Wang提到了使用新的熱感知布局和布線軟件、新的時(shí)鐘樹構(gòu)造、不同的IR-Drop分析、不同的功率域和不同的熱分析簽核等。

考慮到新的實(shí)施流程，需要新版本的EDA工具和仿真軟件。由于A16類似于臺(tái)積電N2的節(jié)點(diǎn)，因此許多事情都已準(zhǔn)備就緒，盡管Cadence和新思科技（Synopsy）等領(lǐng)先EDA制造商僅推出了“pre-0.5版本”工具。

“A16是一種適合復(fù)雜路線和高密度PDN設(shè)計(jì)的技術(shù)，”Ken Wang說。“然而，它也帶來了新的挑戰(zhàn)，因此需要額外的設(shè)計(jì)工作。我們的背面接觸VB也需要認(rèn)真完成硅驗(yàn)證。與此同時(shí)，我們有一個(gè)全面的A16 EDA支持計(jì)劃，該計(jì)劃正在進(jìn)行中，我們將繼續(xù)更新A16 EDA狀態(tài)。”