中文引用格式： 燕翔，秦克凡，楊尚爭，等. 一種用于時間交織ADC的低時間失配采樣方法[J]. 電子技術應用，2025，51(2)：36-40.
英文引用格式： Yan Xiang，Qin Kefan，Yang Shangzheng，et al. A low time mismatch sampling method for time-interleaved ADC[J]. Application of Electronic Technique，2025，51(2)：36-40.
引言
模數轉換器（ADC）作為模擬世界與數字世界之間紐帶，是現代電子系統中必不可少的關鍵模塊。特別是在5G通信和消費類便攜式設備領域，高性能ADC在信號鏈中起著至關重要的作用。隨著數據吞吐量越來越大，需要處理的信號頻率越來越高，高速低功耗ADC的需求量日益增加[1-2]。
在傳統的ADC架構中，流水線架構[3-4]以其多級同時工作的特點被認為是實現高速采樣率的架構。同時流水線架構中的多級放大功能使其對噪聲的容忍度較高，較適合用于高精度的場景。然而隨著工藝演進，晶體管的本征增益下降以及電源電壓逐漸降低，高增益的放大器設計成為一種挑戰[5-7]。另外隨著采樣頻率的增加，高帶寬放大器對功耗的需求也是巨大的。
時間交織（Time-Interleave, TI）架構[8]是實現高采樣率的另一種方法。通過在時間維度上將多個子通道交織起來并行工作，在采樣率倍增的同時，保持功耗近似線性增加。尤其是針對上吉赫茲采樣率的大帶寬應用場景，時間交織架構幾乎是唯一的選擇。然而，時間交織結構存在子通道之間不匹配的問題[9-10]，如失調、增益和時間失配（Timing-Skew）。由于失調和增益失配與輸入信號的頻率和采樣頻率無關，因此該誤差可以較為直接地檢測，而時間失配則與輸入信號的頻率相關，且誤差隨輸入信號頻率增加而變大，嚴重惡化ADC的動態性能[11-12]。
針對時間失配問題，本文提出了一種非校準的低功耗低時間失配采樣方法，并設計了一款高速采樣開關和配套的時序控制產生電路。本設計基于22 nm CMOS工藝對該采樣方法進行驗證，仿真結果表明，提出的高速采樣開關在跟蹤速度和線性度方面性能優異，配合提出的低時間失配采樣方法可以在不校準的情況下避免時間失配引入的誤差，非常適用于低功耗的高速時間交織型ADC。
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作者信息：
燕翔，秦克凡，楊尚爭，胡偉波
（南開大學 電子信息與光學工程學院，天津 300350）
